[发明专利]半导体存储器、存储器系统和存储器访问控制方法

说明书

技术领域

本申请涉及半导体存储器。

背景技术

伪SRAM(pseudo-SRAM)包括DRAM存储单元(memory cell)和 SRAM接口，并且自动执行芯片中存储单元的刷新操作。在伪SRAM中， 在芯片内生成的刷新请求是与外部访问请求异步生成的。与伪SRAM有关 的技术在日本早期公开专利公布No.2005-285271、日本早期公开专利公布 No.2007-12244等等中有所公开。

发明内容

根据实施例的一方面，提供了一种半导体存储器，包括：包括多个存 储单元的存储器核心(memory core)；生成用于刷新存储单元的刷新请求 的刷新生成单元；响应于访问请求而执行访问操作的核心控制单元；在芯 片使能信号的激活和刷新请求发生冲突时激活等待时间延长(latency extension)信号，并且响应于芯片使能信号的失活(deactivate)而失活等 待时间延长信号的等待时间判定单元；输出等待时间延长信号的等待时间 输出缓冲器；以及在等待时间延长信号的激活期间改变从访问请求到向数 据端子传送数据的等待时间的数据控制单元。

本发明的其他优点和新颖特征将部分地在下面跟着的描述中给出，并 且将在本领域技术人员检查了以下内容或者通过实施本发明而学习后部分 地变得更加清楚。在下面的附图说明中，“PSRAM”指根据各种实施例的 伪SRAM。

附图说明

图1示出了第一实施例；

图2示出了示例性的命令译码器；

图3示出了突发计数器(burst counter)的示例性操作；

图4示出了其上设有PSRAM的示例性系统；

图5示出了示例性的存储器控制器；

图6示出了等待时间判定单元的示例性操作；

图7示出了PSRAM的示例性操作；

图8示出了PSRAM的另一种示例性操作；

图9示出了PSRAM的又一种示例性操作；

图10示出了PSRAM的又一种示例性操作；

图11示出了PSRAM的又一种示例性操作；

图12示出了第二实施例；

图13示出了PSRAM的示例性操作；

图14示出了PSRAM的另一种示例性操作；

图15示出了PSRAM的又一种示例性操作；

图16示出了第三实施例；

图17示出了PSRAM的示例性操作；

图18示出了PSRAM的另一种示例性操作；

图19示出了第四实施例；

图20示出了示例性的存储器控制器；

图21示出了等待时间判定单元的示例性操作；

图22示出了PSRAM的示例性操作；

图23示出了PSRAM的又一种示例性操作；

图24示出了第五实施例；

图25示出了PSRAM的示例性操作；

图26示出了PSRAM的又一种示例性操作；

图27示出了第六实施例；

图28示出了PSRAM的示例性操作；

图29示出了PSRAM的另一种示例性操作；

图30示出了第七实施例；

图31示出了PSRAM的示例性操作；以及

图32示出了PSRAM的另一种示例性操作。

具体实施方式

在图1、4、5、12、16、19、20、24、27和30中，以粗体示出的信 号线指示多条信号线被设置。粗线所耦合到的块的一部分包括多个电路。 信号线用代表通过信号线传送的信号名称的标号来标记。具有后缀是字母 “Z”的标号的信号指示正逻辑。具有前缀是符号“/”的标号的信号指示 负逻辑。

双框符号代表外部端子，例如半导体芯片上的焊盘或其中包含半导体 芯片的封装的引线。端子和通过端子提供的信号分别用相似的标号来表 示。半导体存储器例如是时钟同步型伪SRAM(下文中称为PSRAM)。 PSRAM包括DRAM存储单元(动态存储单元)和SRAM接口。