[发明专利]半导体器件

说明书

技术领域

本发明涉及一种半导体器件。更具体地说，本发明涉及包括配线基板的半导体器件，该配线基板具有：多个堆叠的绝缘层；测试焊盘和外部连接焊盘，其布置在堆叠的绝缘层的与连接另一个配线基板的表面相反的表面上；第一配线图案，其使内部连接焊盘与测试焊盘电连接；以及第二配线图案，其使半导体元件安装焊盘与外部连接焊盘电连接。 

背景技术

配线基板(对应于图1所示的第一配线基板201)具有：多个堆叠的绝缘层；测试焊盘和外部连接焊盘，其布置在堆叠的绝缘层的与连接另一个配线基板的表面相反的表面上；第一配线图案，其使内部连接焊盘与测试焊盘电连接；以及第二配线图案，其使半导体元件安装焊盘与外部连接焊盘电连接。 

半导体器件(见图1)包括具有上述构造的配线基板和设置在该配线基板上面的另一个配线基板，并且构造成使该配线基板与所述另一个配线基板电连接。 

图1是现有技术的半导体器件的剖视图。 

参考图1，现有技术的半导体器件200具有：第一配线基板201、半导体元件202、外部连接端子203、第二配线基板205、电子部件206和内部连接端子207。 

第一配线基板201为无芯配线基板，并且具有：多个堆叠的绝缘层211至214、半导体元件安装焊盘216A和216B、内部连接焊盘217A和217B、外部连接焊盘218A和218B、测试焊盘219A和219B、第一配线图案221和222以及第二配线图案224和225。 

多个堆叠的绝缘层211至214具有这种构造，即：绝缘层212、 绝缘层213和绝缘层214顺序地堆叠在绝缘层211的下表面211B上。 

半导体元件安装焊盘216A和216B布置在绝缘层211内，使得半导体元件安装焊盘216A和216B的位于安装有半导体元件202一侧的表面基本上与绝缘层211的上表面211A齐平。半导体元件安装焊盘216A和216B位于绝缘层211的与第一配线基板201的中间部分相对应的部分中。 

内部连接焊盘217A和217B布置在绝缘层211内，使得内部连接焊盘217A和217B的位于安装有内部连接端子207一侧的表面基本上与绝缘层211的上表面211A齐平。内部连接焊盘217A和217B位于绝缘层211的与第一配线基板201的外围部分相对应的部分中。 

外部连接焊盘218A和218B布置在绝缘层214的下表面214A上。外部连接焊盘218A和218B位于绝缘层214的与第一配线基板201的外围部分相对应的部分中。 

测试焊盘219A和219B布置在绝缘层214的下表面214A上。测试焊盘219A和219B布置在绝缘层214的与第一配线基板201的中间部分相对应的部分中。测试焊盘219A和219B用于在将半导体器件200安装在例如母板等安装基板(未示出)上之前对半导体器件200进行电检查。 

第一配线图案221布置在多个堆叠的绝缘层211至214内，并且由多个配线和导通部构成。第一配线图案221的一个端部与内部连接焊盘217A连接，另一个端部与测试焊盘219A连接。第一配线图案221具有布置在绝缘层213的下表面213A上的布线配线(routingwiring)231。布线配线231是用于规定第一配线图案221的从位于第一配线基板201的外围部分的内部连接焊盘217A到位于第一配线基板201的中间部分的测试焊盘219A的路线的配线。 

第一配线图案222布置在多个堆叠的绝缘层211至214内，并且由多个配线和导通部构成。第一配线图案222的一个端部与内部连接焊盘217B连接，另一个端部与测试焊盘219B连接。第一配线图案222具有布置在绝缘层212的下表面212A上的布线配线232。布线配线232是用于规定第一配线图案222的从位于第一配线基板201的外围部分的内部连接焊盘217B到位于第一配线基板201的中间部分的测试焊盘219B的路线的配线。 

第二配线图案224布置在多个堆叠的绝缘层211至214内，并且由多个配线和导通部构成。第二配线图案224的一个端部与半导体元件安装焊盘216A连接，另一个端部与外部连接焊盘218A连接。第二配线图案224具有布置在绝缘层211的下表面211B上的布线配线234。布线配线234是用于规定第二配线图案224的从位于第一配线基板201的中间部分的半导体元件安装焊盘216A到位于第一配线基板201的外围部分的外部连接焊盘218A的路线的配线。