[发明专利]处理器间中断

说明书

本申请为分案申请，其原申请是申请日为2004年7月21日，申请号为 200480028513.8，发明名称为“处理器间中断”的中国发明专利申请。

技术领域

本发明的实施方案通常涉及计算机操作，并且更具体地，涉及处理器间中断。

背景技术

计算机可以包括多个处理器，处理器可以包括物理和逻辑处理器。操作系统可以利用 处理器间中断(Inter-processor interrupt，IPI)来在系统中的处理器间传送请求。操作系统 可以使用处理器间中断，从而使一个处理器启动针对一个或更多个其他处理器的特定操 作。这些操作可以包括TLB(翻译后援缓冲器(Translation Lookaside Buffer))击落 (shootdown)中断，其中，处理器向其他处理器发送中断以请求无效TLB入口。响应于由 发送处理器所做的全局改变，诸如线性地址映射的改变或用于特定存储器范围的存储器缓 存(cache)属性的改变，接收处理器可以启动缓存清洗(cache flushing)。

然而，处理器间中断信号会需要用于发送处理器侧和接收处理器侧的大量开销。发送 处理器需要执行存储器访问，以通过可编程中断控制器(诸如本地高级可编程中断控制器 (APIC))来发送中断。反过来，接收处理器在接收中断的处理中会占用相当大的开销。

附图说明

可以通过参考下述说明书和用来示例说明本发明的实施方案的附图来最佳地理解本 发明。在附图中：

图1示例说明发送处理器序列(sequence)；

图2示例说明接收处理器序列；

图3示例说明发送处理器序列的实施方案；

图4示例说明接收处理器序列的实施方案；

图5说明处理器间中断序列的实施方案；以及

图6示例说明多处理器计算机的实施方案。

具体实施方式

描述用于多处理器系统中的处理器间中断的方法和装置。

在本发明的实施方案中，使用用来调用中断的指令来执行处理器间中断函数 (function)。所述指令在此称为Mcall指令，尽管指令可以具有任何名称。在所述实施方 案中，发送处理器侧的函数的操作成本是对回写存储位置(memory location)的存储操作， 而接收侧的成本是对函数的强制调用。本发明的实施方案可以大大地降低处理器间中断的 操作成本，由此提高系统性能。

根据本发明的实施方案，中断函数是由通过存储器系统发送的信号来执行的。发送处 理器执行对写回存储位置的存储操作。所述存储操作由此触发接收侧上的函数调用。所述 操作可以与通过APIC发送的通用中断形成对照。通过降低发送处理器间中断的成本，所 述实施方案可以允许在多处理器和多线程环境中的改进的操作系统性能。在本发明的实施 方案中，可以在没有APIC的情况下或在具有可选择的信号操作的系统中，执行处理器间 中断函数。

图1所示为用于发送处理器间中断的常规机制。在该示例中，第一启动或发送处理器 向第二接收或目标处理器提供中断。在图1中提供的实施例涉及用两个32位写操作编写 的64位命令。在该序列中，第一处理器执行下述任务：

1.通过写入处理器本地APIC任务优先级寄存器105，提高中断请求级(IRQL)。这 是对非缓存位置的写入。

2.(在存储位置或寄存器中)创建写入处理器本地APIC中断命令寄存器的命令110。 除了其他参数之外，所述命令指定目标处理器和用于中断所述目标处理器的中断矢量V。 中断矢量V将对应于中断服务例程，所述中断服务例程响应于发送处理器间中断而在目标 处理器上被执行。

3.将所述命令写入处理器本地APIC中断命令寄存器(ICR)115。这是对非缓存位置 的写入。用于写入该命令的过程可以包括：

a.禁止(disable)中断的操作120。

b.等待本地APIC不忙125。这可以通过轮询中断命令寄存器中的BUSY位来完成。

c.将所述命令的高32位写入APIC中断命令寄存器的高位字(high word)130。

d.将所述命令的低32位写入APIC中断命令寄存器的低位字(low word)135。

e.等待本地APIC不忙140

f.重新使能(re-enable)中断操作145。