[发明专利]半导体元件

说明书

本申请是申请日为2006年1月24日、申请号为200610001563.8和发 明名称为“半导体元件，储存元件，储存单元与储存元件的操作方法”的 分案申请。

技术领域

本发明有关于一种储存元件，且特别是有关于一种利用次栅极的新的 快闪记忆体元件，并且该快闪记忆体元件利用由次栅极控制的反型区 (inversion region)来取代储存单元的扩散区(diffusion region)。

背景技术

储存元件可广泛地应用于非易失性地储存资料。上述储存元件例如包 括唯读记忆体(read only memory，ROM)、可编程唯读记忆体(programmable ROM，PROM)、可擦除可编程唯读记忆体(electrically programmable ROM， EPROM)、电性可擦除可编程唯读记忆体(electrically erasable programmable ROM，EEPROM)和快闪电性可擦除可编程唯读记忆体(flash EEPROM)。快闪记忆体通常是指快闪电性可擦除可编程唯读记忆体，其一次 可擦除多个区块内的资料，而非一个比特的资料。

快闪记忆体元件通常包括一个按行与列顺序排列的储存单元阵列。每 一个储存单元包括MOS晶体管结构，其中该晶体管包括栅极、漏极、源极 和位于漏极与源极之间的沟道。栅极与储存器阵列的字线相对应，漏极或源 极与储存器阵列的位线相对应。一般的快闪记忆体单元通常包括由栅极和 沟道之间所提供的俘获层。俘获层是一种由多晶硅或介电质(例如为氮化 硅)所形成的浮置的栅极。当给储存单元的栅极、漏极和源极提供适当的偏 压时，电荷载体(电子或空穴)将可能穿隧地进入俘获层而被俘获层俘获，进 而编程该储存单元。因此，提供不同的偏压于储存单元的栅极、漏极和源 极，便可读取或擦除储存单元。

发明内容

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本 发明提出的一种半导体元件，其特征在于半导体元件包括一半导体基板，其 包括一第一反型区，一第二反型区，位于第一反型区和第二反型区之间的一 沟道区，位于沟道区和第一反型区及第二反型区上的一第一绝缘层，位于第 一绝缘层上的一俘获层，位于俘获层上的一第二绝缘层。半导体元件还有一 控制栅极，一第一扩散区，一第二扩散区以及至少一次栅极，其中次栅极包 括一第一次栅极与一第二次栅极，前述第一次栅极位于第一扩散区上方，前 述第二次栅极位于第二扩散区上方，第一次栅极、第二次栅极和控制栅极都 位于第二绝缘层上。

本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。

前述的半导体元件的半导体基板为n型。

前述的半导体元件的控制栅极的材质包括多晶硅、金属或金属硅化物 或其组合。

前述的半导体元件的次栅极的材质包括多晶硅、金属、金属硅化物或 其组合。

前述的半导体元件还有一栅极介电层，位于次栅极以及第一扩散区和 第二扩散区之间。

前述的半导体元件的次栅极位于该第一反型区、该第二反型区和该控 制栅极上方。

为让本发明的其他特征和优点能更明显易懂，下文特举较佳实施例，作 详细说明如下。并藉由结合上述的权利要求所提到的构件的组合，便可了解 本发明的特征和优点。

此外，上述和随后的详细说明均作为本发明的一较佳实施例，用以解释 而非用以限定本发明。

附图说明

随附图式是本发明说明书的组成部分，辅助说明了本发明的实施例，并 结合说明书对本发明的特征、优点和原理进行详细地说明。

图1绘示为p型储存单元的单元结构图。

图2绘示为本发明第一实施例的储存单元的单元结构图。

图3A-3D为图2所示的储存单元的操作方法。

图4A绘示为本发明第二实施例的储存器阵列的平面示意图。

图4B绘示为图4A所示的本发明第二实施例的沿A-A’方向的储存器阵 列的剖面示意图。

图4C-4G为图4A和图4B所示的本发明第二实施例的储存器阵列的操 作方法。

图5绘示为本发明第三实施例的储存单元的剖面示意图。

图6A绘示为本发明第四实施例的储存器阵列的平面图。