[发明专利]绝缘栅半导体器件及其新型自对准制造方法

说明书

本申请是申请日2003年12月09日、申请号200380105403.2的专利申请的分案申请。

技术领域

本发明涉及半导体器件领域。它具体涉及用于生产绝缘栅半导体器件的方法和绝缘栅半导体器件。

背景技术

为制造现有技术绝缘栅双极晶体管(IGBT)单元中的阴极，浅基区和源区通常借助于自对准过程形成在半导体基板中，其中源区被设置在基区的一部分内。通过使用要在将来的器件中用作栅的多晶硅层作为在形成这些区中需要的掺杂步骤的硬掩模，亦即通过经由在掺杂步骤被执行之前必须被形成在多晶硅层中的单元窗进行掺杂，这可以被实现。各种拓扑对于IGTB单元是常见的，特征在于单元窗的形状，其可以是线形的，圆形的，正方形的，等等。通常，多个单元形成在一个公用半导体基板上。然而，如果需要IGBT单元具有与一般可用的半导体晶片可比的尺寸，则可以形成每半导体基板仅一个单个的单元。掺杂通常通过跟随有后续扩散步骤的注入来完成，但是也可以通过单独的扩散和/或注入或通过其它方法完成。

为向IGBT提供改进的安全工作区域(SOA)，特别是对于额定值超过2000V的高电压器件，经常使用复合的基区。除上述浅基区之外上述复合的基区还包括深基区，其中浅基区和深基区彼此部分重叠，深基区比浅基区更窄且更高地被掺杂，亦即在平行于多晶硅层的至少一个方向上具有更小的尺度。为了添加深基区，因此需要部分掩蔽单元窗的掺杂掩模。如果要获得最优的器件性能，这个掺杂掩模必须相对于单元窗被精确对准。未对准将导致阈电压的不可控偏移和SOA能力的潜在减小。

需要精确掩模对准的另一个过程步骤是源接触的形成。如果接触掩模未对准，则在源接触和沟道之间的源区的宽度将偏离对应的设计值。然而如果源区的宽度遍及IGBT单元而变化，将导致短路能力的降级。

发明内容

本发明的目的是提供一种用于制造上述类型的绝缘栅半导体器件单元的方法，其允许一方面深基区和/或源接触和另一方面源区和/或浅基区和/或单元窗之间的精确对准，并提供一种绝缘栅半导体器件单元，其中由于未对准，特别是源接触未对准而引起的性能降级将被减小。

为实现这个目的，提出一种制造绝缘栅半导体器件单元的方法，包括如下步骤：在半导体基板的阴极侧上的分层结构中形成单元窗，所述分层结构包括所述半导体基板的顶部上的氧化物层和所述氧化物层的顶部上的多晶硅层，所述单元窗通过部分地向下去除所述分层结构直至所述基板而形成，留下所述分层结构的至少两个隔离条保留在所述单元窗内，所述隔离条把所述单元窗划分成位于所述隔离条和所述单元窗的外边缘之间的外单元窗区和位于所述隔离条之间的内单元窗区；通过如下在所述半导体基板中形成第一和第二掺杂区：分别将过程掩模应用到所述内或外单元窗区，并且经由另一个、未被覆盖的单元窗区把掺杂物注入到所述基板中；其特征在于，在单元窗形成步骤之中或之后，通过进一步向下去除一些所述分层结构直至所述基板，在所述隔离条中形成开口；通过经由所述开口将掺杂物注入到所述基板中，在所述开口之下的所述半导体基板中形成第三掺杂区；为最终的绝缘栅半导体器件单元保留所述至少两个隔离条。

在本发明的方法中，单元窗在分层结构中形成，所述分层结构以如此方式被设置在半导体基板的顶表面上以使在单元窗之内保留分层结构的至少一个条。对于需要对单元窗部分掩蔽的后续过程步骤，至少第一过程掩模被以如此方式形成以使至少一个第一条充当用于所述第一过程掩模的第一边缘。这具有如下优点，即用于上述至少一个附加的后续过程步骤的第一过程掩模边缘的位置相对于单元窗被精确限定。有利地，至少一个附加层，具体为氧化物层或用于添加过程掩模的底料，可被如此设置以使其在过程掩模被添加之前至少部分覆盖上述至少一个条和/或围绕单元窗的分层结构的主要部分。

在本发明方法的优选变化中，至少第一条被形成为隔离的条，亦即不触及围绕单元窗的分层结构的主要部分。如果分层结构包括至少一个电传导层，将没有电连接因此保留在围绕单元窗的电传导层的第一、主要部分和包括所述第一条的电传导层的第二部分之间。当器件在工作中时电传导层的第二部分将因此不是电激活的。这具有如下优点，即改进了对在制造IGBT单元时形成发射极接触所需的后续蚀刻步骤期间的潜在栅-发射极短接问题的过程敏感性(process sensitivity)。