[发明专利]在双数据速率存储系统中使用数据加扰来抑制电源噪声

权利要求书

1.一种集成电路，包括：

发送数据通路，其用于将数据发送到一个或多个存储设备，所述发送 数据通路包括：

加扰逻辑，其用于并行产生彼此不相关的N个伪随机输出，

XOR逻辑，其具有作为第一输入的所述加扰逻辑的所述N个伪随 机输出并且具有作为第二输入的M个数据位，所述XOR逻辑并行输出M 个加扰位，以及

与所述XOR逻辑耦合的发送器，所述发送器经由存储器互连将所 述M个加扰位发送到所述一个或多个存储设备，其中所述M个加扰位具有 伪随机模式，所述一个或多个存储设备用于存储所述M个加扰位。

2.根据权利要求1所述的集成电路，其中所述加扰逻辑包括并行线性 反馈移位寄存器。

3.根据权利要求2所述的集成电路，其中用于所述并行线性反馈移位 寄存器的种子至少部分基于与所述M个加扰位相关联的存储地址。

4.根据权利要求3所述的集成电路，其中用于所述并行线性反馈移位 寄存器的所述种子至少部分基于与所述M个加扰位相关联的列地址。

5.根据权利要求4所述的集成电路，其中用于所述并行线性反馈移位 寄存器的所述种子在使用之前被加扰。

6.根据权利要求4所述的集成电路，其中所述并行线性反馈移位寄存 器在每个写突发开始时被播种。

7.根据权利要求2所述的集成电路，其中所述并行线性反馈移位寄存 器基于多项式：X¹⁶+X¹³+X¹⁰+X⁹+X⁸+X⁴+1。

8.根据权利要求1所述的集成电路，进一步包括：

接收数据通路，其用于从所述一个或多个存储设备接收数据，所述接 收数据通路包括：

接收器，其用于从所述存储器互连并行接收M个加扰位，

解扰逻辑，其用于并行产生彼此不相关的N个伪随机输出，以及

第二XOR逻辑，其具有作为第一输入的来自所述存储器互连的所 述M个加扰位并且具有作为第二输入的所述解扰逻辑的所述N个伪随机输 出，所述第二XOR逻辑并行输出M个解扰位。

9.根据权利要求8所述的集成电路，其中所述解扰逻辑包括并行线性 反馈移位寄存器。

10.根据权利要求9所述的集成电路，其中用于所述并行线性反馈移 位寄存器的种子至少部分基于与所述M个加扰位相关联的列地址。

11.根据权利要求10所述的集成电路，其中所述并行线性反馈移位寄 存器在每个读突发开始时被播种。

12.一种用于加扰的方法，包括：

发出写命令以指示发送数据通路将数据突发写入到存储器；

并行产生至少部分基于所述写命令的、彼此不相关的N个伪随机输出；

至少部分基于所述N个伪随机输出对M个发送位进行加扰，以产生M 个加扰位；以及

经由存储器互连将所述M个加扰位发送到所述存储器，所述一个或多 个存储设备用于存储所述M个加扰位。

13.根据权利要求12所述的方法，其中并行产生至少部分基于所述写 命令的、彼此不相关的N个伪随机输出的步骤包括：

并行产生至少部分基于与所述数据突发相关联的存储地址的、彼此不 相关的N个伪随机输出。

14.根据权利要求13所述的方法，其中并行产生至少部分基于与所述 数据突发相关联的存储地址的、彼此不相关的N个伪随机输出的步骤包括：

并行产生至少部分基于与所述数据突发相关联的列地址的、彼此不相 关的N个伪随机输出。