[发明专利]在双数据速率存储系统中使用数据加扰来抑制电源噪声

说明书

技术领域

本发明的实施例总体上涉及集成电路领域，更特别而言，本发明的实 施例涉及在双数据速率存储系统中使用数据加扰来抑制电源噪声的系统、 方法和装置。

背景技术

存储系统经常由诸如DDR(双数据速率)规范之类的规范来定义。“DDR 规范”指的是定义DDR技术的任何规范，包括例如由联合电子设备工程委 员会(JEDEC)发布的DDR2规范。DDR规范要求非常严格的抖动和时序 规范。由于DDR存储系统的IO(输入/输出)频率不断增加，因此符合这 些抖动和时序规范变得越来越困难。

发明内容

本发明的实施例总体上涉及在双数据速率存储系统中使用数据加扰来 抑制电源噪声的系统、方法和装置。在一些实施例中，集成电路包括发送 数据通路，其用于将数据发送到一个或多个存储设备。所述发送数据通路 可以包括加扰逻辑，其用于并行产生彼此不相关的N个伪随机输出。输出 数据和伪随机输出输入到XOR逻辑，其具有作为第一输入的所述加扰逻辑 的所述N个伪随机输出并且具有作为第二输入的M个数据位；由此所述 XOR逻辑并行输出M个加扰位。发送数据通路对基本上具有白色频谱的 XOR逻辑的输出进行发送以将其存储在一个或多个存储设备中。在本申请 中还描述并要求保护其他的实施例。

附图说明

在附图的各幅图中以示例的方式而不是限制的方式示出了本发明的实 施例，在附图中相似的附图标记表示相似的元件。

图1的高层次方框图示出了根据本发明实施例实现的计算系统的所选 方面；

图2的方框图示出了根据本发明实施例的发送数据通路的所选方面；

图3的方框图示出了根据本发明实施例的接收数据通路的所选方面；

图4的概念图示出了根据本发明实施例实现的基于线性反馈移位寄存 器的加扰过程的所选方面；以及

图5的流程图示出了根据本发明实施例的使用数据加扰抑制电源噪声 的方法的所选方面。

具体实施方式

本发明的实施例总体上涉及在双数据速率存储系统中使用数据加扰来 抑制电源噪声的系统、方法和装置。在某些实施例中，集成电路包括用于 将数据发送到一个或多个存储设备的发送数据通路。该发送数据通路包括 加扰逻辑，其用于并行产生彼此不相关的N个伪随机输出。将输出数据和 伪随机输出输入到XOR逻辑。发送数据通路对基本上具有白色频谱的XOR 逻辑的输出进行发送。

在输入/输出(IO)性能的上下文中，封装谐振和第一下降(droop)是 最重要的电源噪声情况。封装谐振由LC储能电路产生，该LC储能电路由 管芯上的去耦电容(decap)和封装电感形成。它通常出现在100-200MHz 频率范围内。第一下降与封装谐振有些关系，所述第一下降是由在IO开始 或停止发送数据时产生的陡峭电流阶跃引起的。在任一情况下，电源噪声 都与数据模式高度相关。在封装谐振的情况下，当数据模式在谐振频率处 含有非常大的能量时出现最坏情况。在第一下降的情况下，当所有IO缓冲 器以同一方向(例如发送0)驱动时出现最坏情况。在使用普通的数据业务 时，十分容易碰到这些情况中的任一种。如下文进一步描述，本发明的实 施例通过对在存储器互连上发送的数据进行加扰来抑制电源噪声。

图1的高层次方框图示出了根据本发明实施例实现的计算系统的所选 方面。系统100包括经由存储器互连140耦合在一起的存储控制器110和 动态随机存取存储器(DRAM)130。在一些实施例中，系统100至少部分 实施DDR规范。在可选择的实施例中，系统100可以包括更多的元件、更 少的元件和/或不同的元件。

存储控制器110对信息流入和流出DRAM 130进行控制。在一些实施 例中，将存储控制器110作为一个或多个处理内核集成到同一集成电路上。 在可选择的实施例中，存储控制器110可以是诸如存储控制器中心等单独 集成电路的一部分。