[发明专利]制造凹槽栅晶体管的方法

说明书

本申请基于35 U.S.C.§119要求第10-2007-0138487号(于 2007年12月27日递交)韩国专利申请的优先权，其全部内容结合 于此作为参考。

技术领域

本发明涉及一种半导体器件，且更具体地，涉及一种制造凹槽 栅晶体管的方法。

背景技术

随着半导体器件的复杂度和/或集成度的增加，晶体管的沟道长 度已经显著地减小。这种沟道长度的减小引起使晶体管的阈值电压 急剧降低的问题，通常称作“短沟道效应”。短沟道要求相对大量 的沟道离子注入以便使源区和漏极区之间的穿通特性 (punch-through characteristics)最大化。为了最大化这种短沟道效 应，凹槽栅晶体管近来已经引起关注，在它的制造期间通过在硅衬 底中形成凹槽，该凹槽栅晶体管具有增加的沟道长度。这经常称为 “垂直沟槽晶体管”(vertical trench transistor)。

图1是示出了凹槽栅晶体管100的横截面图。参照图1，该凹 槽栅晶体管100包括硅栅50，(通过将栅氧化层40插入硅栅50和 本体30之间，该硅栅50与本体30绝缘)，以及形成于硅栅50的 两侧的本体30的表面中的源区52和54。在硅栅50上和/或上方沉 积金属层60以形成接触(contact)。此外，增加绝缘层45以使硅栅 50和金属层60绝缘。

如果晶体管缺乏沟槽和接触之间的覆盖余量(overlay margin)， 其中硅栅50在沟槽中形成，接触在金属层60中，当通过将特定的 栅极电压施加到该晶体管出现漏极源极短路时，栅极泄漏电流 (IGSS)即栅极-源极电流恶化。此外，如果接触图样显示出临界 尺寸(critical dimension)(CD)的未对准或不良的均一性，必须增 加覆盖余量。这可能扩大晶体管间距(pitch)，导致正向偏压(forward biasing)MOSFET的漏极-源极导通电阻(on-state resistance) (Rds-on)增加。

发明内容

本发明实施例涉及一种制造凹槽栅晶体管的方法，该方法包括 为了使沟槽和接触之间的覆盖余量最小化，在硅栅中的沟槽和接触 图样的自对准。

本发明实施例涉及一种制造凹槽栅晶体管的方法，该方法使用 安全和简化的生产工艺来减小漏极和源极之间的导通电阻 (Rds-on)。

根据本发明实施例，一种制造凹槽栅晶体管的方法可以包括下 述中的至少一个：在硅衬底上和/或上方形成硬质掩膜图样；使用该 硬质掩膜图样作为刻蚀掩膜以选择性地刻蚀硅衬底来形成栅极沟 槽；撤回刻蚀(pullback-etching)硬质掩膜图样以暴露硅衬底中的 源区；在硅衬底上和/或上方沉积硅栅(gate silicon)；刻蚀该硅栅； 选择性地去除硬质掩膜图样；然后同时刻蚀形成于硅衬底上的硅栅 以及从中去除硬质掩膜图样的区域。

根据本发明实施例，一种制造凹槽栅晶体管的方法可以包括下 述中的至少一个：将硅栅增加到源区的表面以便当注入杂质离子以 形成金属接触时形成于源区上和/或上方的硅栅可以阻挡杂质离子。

根据本发明实施例，可以注入杂质离子，而无需用于形成源极 的额外掩膜的制造过程，从而简化它的生产过程。

根据本发明实施例，一种制造凹槽栅晶体管的方法可以包括下 述中的至少一个：形成撤回刻蚀的硬质掩膜图样以注入杂质离子以 便无需制造额外的掩膜图样来形成源极，从而简化它的生产过程。

根据本发明实施例，一种方法可以包括下述中的至少一个：在 衬底上方形成硬质掩膜图样；接着使用硬质掩膜图样作为刻蚀掩膜 通过实施刻蚀工艺在衬底中形成沟槽；接着在硬质掩膜图样上实施 撤回刻蚀工艺以暴露衬底中的源区；接着在实施撤回刻蚀工艺之后 在沟槽中以及衬底和硬质掩膜图样上方形成硅栅层(gate silicon layer)；接着在硅栅层上实施回蚀工艺以暴露该硬质掩膜图样，以 便硅栅层的最上表面在该硬质掩膜图样的最上表面以下；接着去除 该硬质掩膜图样以暴露硅栅层的侧壁以及部分衬底的最上表面；然 后同时刻蚀硅栅层以及衬底的暴露部分的最上表面。