[发明专利]具静电放电保护的水平扩散金属氧化物半导体晶体管元件

说明书

技术领域

本发明有关于一种高压半导体装置，特别是有关于一种具静电放电保护 能力的水平扩散金属氧化物半导体晶体管(LDMOS)元件。

背景技术

在传统的集成电路中，LDMOS晶体管易于受到高压静电放电损伤，主要 是因为LDMOS晶体管的栅极氧化层结构较靠近漏极端，且离源极/体扩散区 较远，导致当ESD电流自漏极端流入时，其能量倾向朝着栅极氧化层分布， 而非流向源极/体扩散区，致使栅极氧化层被永久性地击穿(zapped)。

在传统具有高压元件(HV device)的集成电路中，往往利用其他额外的 ESD保护元件避免LDMOS晶体管元件被击穿，然而，额外的ESD保护元件 增加整体集成电路的占据空间，且增加工艺的复杂度，导致高的制造成本。 有鉴于此，业界极需一种改良式的水平扩散金属氧化物半导体晶体管(LDMOS) 元件结构，使其具良好的静电放电保护能力。

发明内容

有鉴于此，为了克服上述已知技术的缺点，因而改良LDMOS晶体管的 结构，以分别降低LDNMOS或LDPMOS元件的漏极和衬底之间的击穿电压 (breakdown voltage)或贯穿电压(punch-through voltage)，使得ESD能量朝向衬 底分布，而非流向栅极氧化层区域。

本发明的一实施例提供一种具静电放电保护能力的水平扩散金属氧化物 半导体晶体管(LDNMOS)元件，包括：一半导体衬底，其上有一外延层 (epi-layer)；一图案化的隔离区设置于所述外延层上，定义一第一主动区及一 第二主动区；一N-型双扩散区设置于所述第一主动区中；一N-型浓掺杂漏极 区设置于所述N-型双扩散区中；一P-型体掺杂区于所述第二主动区中，其中 所述N-型双扩散区和所述P-型体掺杂区相隔一特定距离，露出所述半导体衬 底；一对相邻的一N-型和一P-型浓掺杂源极区设置于所述P-型体掺杂区中； 以及一栅极结构于所述N-型浓掺杂源极区和所述N-型浓掺杂漏极区之间；其 中一额外的浓掺杂区设置于所述半导体衬底与所述外延层的接口之间。

本发明另一实施例提供一种具静电放电保护能力的水平扩散金属氧化物 半导体晶体管(LDPMOS)元件，包括：一半导体衬底，其上有一外延层；一图 案化的隔离区设置于所述外延层上，定义一主动区；一P-型双扩散区设置于 所述主动区中；一P-型浓掺杂漏极区设置于所述P-型双扩散区中；一对相邻 的一N-型和一P-型浓掺杂源极区设置于所述外延层中；以及一栅极结构于所 述P-型浓掺杂源极区和所述P-型浓掺杂漏极区之间；其中一额外的浓掺杂区 设置于所述半导体衬底与所述外延层的接口之间。

本发明另一实施例提供一种具静电放电保护能力的水平扩散金属氧化物 半导体晶体管(LDNMOS)元件，包括：一半导体衬底，其上有一外延层；一图 案化的隔离区设置于所述外延层上，定义一主动区；一N-型双扩散区设置于 所述主动区中；一N-型浓掺杂漏极区设置于所述N-型双扩散区中；一对相邻 的一N-型和一P-型浓掺杂源极区设置于所述外延层中；以及一栅极结构于所 述N-型浓掺杂源极区和所述N-型浓掺杂漏极区之间；其中一额外的浓掺杂区 设置于所述半导体衬底与所述外延层的接口之间。

本发明又一实施例提供一种具静电放电保护能力的水平扩散金属氧化物 半导体晶体管(LDPMOS)元件，包括：一半导体衬底，其上有一外延层；一埋 藏层设置于所述半导体衬底与所述外延层之间；一图案化的隔离区设置于所 述外延层上，定义一第一主动区和一第二主动区；一P-型双扩散区设置于所 述第一主动区中；一P-型浓掺杂漏极区设置于所述P-型双扩散区中；一N- 型体掺杂区于所述第二主动区中，其中所述P-型双扩散区和所述N-型体掺杂 区相隔一特定距离，露出所述半导体衬底；一对相邻的一P-型和一N-型浓掺 杂源极区设置于所述N-型体掺杂区中；以及一栅极结构于所述P-型浓掺杂源 极区和所述P-型浓掺杂漏极区之间；其中一额外的浓掺杂区设置于所述埋藏 层与所述P-型井区的接口之间。

本发明的实施例提供的技术方案是一种改良式的水平扩散金属氧化物半 导体晶体管元件结构，其具良好的静电放电保护能力。以分别降低LDNMOS 或LDPMOS元件的漏极和衬底之间的击穿电压或贯穿电压，使得ESD能量 朝向衬底分布，而非流向栅极氧化层区域。

附图说明