[发明专利]一种拼接显示并行处理系统有效
申请号: | 200810198337.2 | 申请日: | 2008-09-05 |
公开(公告)号: | CN101370089A | 公开(公告)日: | 2009-02-18 |
发明(设计)人: | 卢如西 | 申请(专利权)人: | 广东威创视讯科技股份有限公司 |
主分类号: | H04N5/265 | 分类号: | H04N5/265;G09G5/00;G09G5/14;G06F3/14 |
代理公司: | 广州华进联合专利商标代理有限公司 | 代理人: | 曾旻辉 |
地址: | 510663广东省广州*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 一种 拼接 显示 并行 处理 系统 | ||
技术领域
本发明涉及电子显示系统领域,特别涉及一种拼接显示并行处理系统。
背景技术
拼接显示处理系统作为一种新型的显示设备,获得越来越广泛的应用。性能要求越来越高,特别是显示速度的要求,比如500万像素以上的3D图像刷新率为60Hz,这对于显示信号的传输速率提出了新的要求;拼接显示墙除了显示计算机桌面或大型应用外,还要显示来自监控摄像头、DVD播放器、电脑的显示输出信号、网络显示数据和IP视频数据等。对于各个图像采集通道采集到的图像信息,通常需要在整个拼接显示墙上进行叠加显示输出。
图1是现有技术中的拼接显示处理系统,一台拼接显示处理器要启动显示32个显示单元(16张PCI显示插卡),还要完成16路视频信号(4张PCI插卡)和4路RGB信号(电脑信号)的采集(2张PCI插卡),插槽总数达到22个。由于一台拼接显示处理器PCI的速度限制,同时处理图像信息的叠加以及其他各种应用,使得该拼接显示处理器不堪重负,显示速度比较慢,刷新率很低,所以只能处理一些简单应用。
专利号为ZL200510037591.0,名称为多层实时图像叠加控制器的发明专利,公开了一种多层实时图像叠加控制器,其包括核心控制模块、输出模块和多个输入模块,该核心控制模块、输出模块和多个输入模块通过信号总线及背板相连接,核心控制模块产生整个图像叠加控制器所需要的像素时钟及同步信号,这些信号传递给连接在信号总线上的所有信号处理模块,使所有进入信号中心的图像信号同步。每个显示单元能够实现多达11层图像的叠加。假如有16个显示单元组成的拼接显示系统,每个显示单元都要接入1路桌面RGB信号、10个视频信号或RGB信号,累计就有176条视频信号或RGB信号传输线及至少有176个接插口及其接口电路。而且绝大部分输入图像信息需要通过视频交换矩阵或RGB交换矩阵进行处理,这样又要增加160条视频信号传输线及160个接插口及其接口电路。该图像控制器还要对各个输入图像信息进行缩放处理,需要大量的硬件资源来完成。所以采用这样的图像叠加控制器的拼接显示系统成本比较高,生产调试复杂,安装维护都不方便。
发明内容
本发明提供了一种拼接显示并行处理系统,其处理速度比较快、刷新率比较高。
本发明的技术方案是:一种拼接显示并行处理系统,其特征在于,包括:桌面处理器、至少一个信号接收处理器和至少一个叠加选择电路、至少一个帧同步控制电路;所述桌面处理器的输出端和所述信号接收处理器的输出端分别与所述叠加选择电路的输入端连接;所述帧同步控制电路的一端与所述信号接收处理器和所述桌面处理器分别连接,另一端与所述叠加选择电路连接;
所述桌面处理器产生桌面图像信息,输出到对应的所述叠加选择电路;所述信号接收处理器用于接收输入的视频图像,进行显示处理后,输出到对应的所述叠加选择电路;
所述叠加选择电路接收所述桌面处理器发送的桌面图像信息,从中提取出位置叠加信息、并根据该位置叠加信息对所述接收到的视频图像进行叠加处理之后输出到对应的显示单元进行显示;
所述帧同步控制电路用于检测所述信号接收处理器和所述桌面处理器各自输出的视频图像的帧同步信号,根据该帧同步信号输出控制信号来控制所述信号接收处理器和桌面处理器输出的视频图像同步。
本发明的拼接显示并行处理系统,将传统的拼接显示处理器的接收视频图像并对视频图像进行显示处理和部分叠加功能主要由信号接收处理器来完成,将传统的拼接显示处理器产生桌面图像信息的功能由桌面处理器来完成;将传统的拼接显示处理器的对图像进行叠加处理的功能通过本发明中的叠加选择电路来实现;这样本发明将传统的拼接显示处理器的处理功能分为各个部分共同完成,各个部分互相不占用紧张的计算机资源,充分保证了桌面处理器、信号接收处理器、叠加选择电路各自的处理能力,能够使得本发明的拼接显示并行处理系统可以高效运行,处理速率比较快、刷新率比较高;且组成该拼接显示并行处理系统的叠加选择电路、信号接收处理器可以根据需要各自设计成专门的电路或芯片;可以对各个部分进行开发、维护和更新换代,从而可以降低了开发成本、维护成本及更新换代的成本。
附图说明
图1是现有技术的拼接显示处理系统的结构原理图;
图2是本发明拼接显示并行处理系统一实施例的结构原理框图;
图3是本发明拼接显示并行处理系统一实施例的结构原理框图;
图4是本发明拼接显示并行处理系统一实施例的结构原理框图;
图5是本发明拼接显示并行处理系统一实施例的结构原理框图;
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