[发明专利]形成快闪存储器栅极的方法以及快闪存储器有效
申请号: | 200810201785.3 | 申请日: | 2008-10-24 |
公开(公告)号: | CN101728252A | 公开(公告)日: | 2010-06-09 |
发明(设计)人: | 李雪 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司 |
主分类号: | H01L21/28 | 分类号: | H01L21/28;H01L29/788;H01L29/423;H01L27/115 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 李丽 |
地址: | 201210 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 形成 闪存 栅极 方法 以及 | ||
技术领域
本发明涉及半导体器件的制造领域,尤其涉及形成快闪存储器栅极的方法以及由此形成的快闪存储器。
背景技术
目前,快闪存储器(Flash),又称为闪存,已经成为非挥发性存储器的主流。根据结构不同,闪存可分为或非闪存(NOR Flash)和与非闪存(NANDFlash)两种。其中,或非闪存因为读取速度快,适合于手机或主板等需要记录系统编码的应用。而与非闪存因为高密度及高写入速度,特别适合多媒体资料存储。尤其近几年,与非闪存几乎以保持每年密度加倍的速度演进。最新一代的与非闪存技术已达每晶粒(die)可以存储32Gb的高容量水平。而从工艺上来说,闪存可分为浮栅结构闪存(floating gate Flash)和电荷能陷存储结构闪存(CTF,charge-trapping Flash)两类。浮栅结构是将电荷存储于多晶硅(poly silicon)之内。随着工艺器件尺寸的越来越小,浮栅结构的闪存也面临到了微缩极限。由于浮栅结构需要保持较高的浮栅厚度(floating gatethickness)来保持栅极耦合(gate coupling ratio),当工艺器件尺寸小于45nm之后,浮栅结构就会因过近的距离造成严重的相互耦合干扰,因此也无法再胜任电荷存储的功能,下一代的闪存就必须向电荷能陷存储结构发展,才能继续适应工艺器件尺寸的越来越小。
电荷能陷存储结构是将电荷存储于电荷陷阱层内,例如氮化硅层,由于电荷是独立存储,完全不会彼此干扰。目前,对于与非闪存,一般是被设计成具有堆栈式栅极(Stack-Gate)结构,此结构包括隧穿氧化层、用来储存电荷的多晶硅浮置栅极、氧化硅/氮化硅/氧化硅(Oxide-Nitride-Oxide,ONO)结构的栅间介电层以及用来控制数据存取的多晶硅控制栅极。
中国专利申请第02123441.8号提供一种制作具有上述结构的闪存的制作方法,包括如下步骤。首先,如图1所示,在硅衬底100上形成浮栅多晶硅层101;在浮栅多晶硅层101上形成氧化硅-氮化硅-氧化硅层(ONO)102;然后在氧化硅-氮化硅-氧化硅层102上沉积控制栅多晶硅层104;在控制栅多晶硅层104上形成硬掩膜层106;在硬掩膜层106上旋涂光阻层107。经过曝光和显影工艺,在第一光阻层107上形成开口图形108。光阻层107上开口图形108的位置与硅衬底100内需要形成源极和漏极的位置相对应。
如图2所示,以第一光阻层107为掩膜,蚀刻第一硬掩膜层106,形成硬掩膜106’,并去除第一光阻层107。以硬掩膜106’为掩膜,刻蚀控制栅多晶硅层104,形成控制栅104’。以硬掩膜106’为掩膜,刻蚀氧化硅-氮化硅-氧化硅层102,形成图形化的氧化硅-氮化硅-氧化硅层102’。以硬掩膜106’为掩膜,刻蚀控制栅多晶硅层101,形成控制栅101’。以硬掩膜106’为掩膜,在硅衬底100中进行离子注入,形成源极/漏极110。
运用上述方法所形成的闪存栅极结构的SEM照片如图3所示。从图3中圈出的位置301可以看出,控制栅的侧壁上会形成凹陷,从而降低控制栅的电学性能。
发明内容
本发明所要解决的技术问题是:在形成浮栅时,如何防止控制栅的侧壁被伤害。
为解决上述技术问题,本发明提供一种形成快闪存储器栅极的方法,包括步骤:提供半导体衬底,所述半导体衬底上依次覆有第一导电层、栅间介电层和第二导电层;图形化第二导电层至暴露栅间介电层,形成控制栅;图形化栅间介电层至暴露第一导电层;在上述两个步骤中任一步之后,形成含氧气体或含氧等离子体氛围,在控制栅侧壁上形成氧化膜;图形化第一导电层,形成浮栅。
在本发明中,可选地,所述含氧气体或含氧等离子体氛围为由氧化性气体形成的等离子体氛围。
可选地,所述氧化性气体为氧气。
可选地,所述第二导电层上还依次覆有金属硅化物层、顶部抗反射材料层、硬掩膜层和光刻胶层。
可选地,还包括步骤:图形化光刻胶层;以图形化的光刻胶层为掩膜,图形化硬掩膜层和顶部抗反射材料层;去除光刻胶层;以硬掩膜层为掩膜,图形化硅化物层至暴露第二导电层。
可选地,所述图形化第二导电层的步骤,是通过以硬掩膜层为掩膜,干法刻蚀第二导电层至暴露栅间介电层来实现的。
可选地,所述图形化栅间介电层的步骤,是通过以硬掩膜层为掩膜,干法刻蚀栅间介电层至暴露第一导电层来实现的。
可选地,所述图形化第一导电层,是通过以硬掩膜层为掩膜,干法刻蚀第一导电层来实现的。
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