[发明专利]一种直接数字频率综合器

权利要求书

1.一种直接数字频率综合器，含相位累加器(1)，第一取补单元(2)，控制逻辑电路(12)，第一存储器(3)，第二存储器(4)，第一选择器(5)，第二选择器(6)，其特征在于，它还含第二取补单元(7)，第一移位寄存器(8)，第二移位寄存器(9)，第一加法器(10)，第二加法器(11)，相位累加器(1)含第一输入端(In1_1)、第二输入端(In1_2)和第一输出端(Out1_1)，第一取补单元(2)含第三输入端(In2_1)、第四输入端(In2_2)和第二输出端(Out2_1)，控制逻辑电路(12)含第五输入端(In12_1)、第三输出端(Out12_1)、第四输出端(Out12_2)，第五输出端(Out12_3)和第六输出端(Out12_4)，第一存储器(3)含第六输入端(In3_1)、第七输入端(In3_2)、第七输出端(Out3_1)和第八输出端(Out3_2)，第二存储器(4)含第八输入端(In4_1)和第九输出端(Out4_1)，第一选择器(5)含第九输入端(In5_1)、第十输入端(In5_2)、第十一输入端(In5_3)和第十输出端(Out5_1)，第二选择器(6)含第十二输入端(In6_1)、第十三输入端(In6_2)、第十三’输入端(In6_3)和第十一输出端(Out6_1)，第二取补单元(7)含第十四输入端(In7_1)和第十二输出端(Out7_1)，第一移位寄存器(8)含第十五输入端(In8_1)、第十六输入端(In8_2)、第十三输出端(Out8_1)、第十四输出端(Out8_2)和第十五输出端(Out8_3)，第二移位寄存器(9)含第十七输入端(In9_1)、第十八输入端(In9_2)、第十六输出端(Out9_1)、第十七输出端(Out9_2)和第十八输出端(Out9_3)，第一加法器(10)含第十九输入端(In10_1)、第二十输入端(In10_2)、第二十一输入端(In10_3)、第二十二输入端(In10_4)和第十九输出端(Out10_1)，第二加法器(11)含第二十三输入端(In11_1)、第二十四输入端(In11_2)、第二十五输入端(In11_3)、第二十六输入端(In11_4)和第二十输出端(Out11_1)，预设的控制字连接到第一输入端(In1_1)，第一输出端(Out1_1)与第二输入端(In1_2)连接，第一输出端(Out1_1)与第五输入端(In12_1)、第三输入端(In2_1)和第八输入端(In4_1)连接，第三输出端(Out12_1)与 第四输入端(In2_2)连接，第四输出端(Out12_2)与第十一输入端(In5_3)和第十三’输入端(In6_3)连接，第二输出端(Out2_1)与第六输入端(In3_1)和第七输入端(In3_2)连接，第七输出端(Out3_1)与第九输入端(In5_1)和第十二输入端(In6_1)连接，第八输出端(Out3_2)与第十输入端(In5_2)和第十三输入端(In6_2)连接，第十输出端(Out5_1)和第五输出端(Out12_3)并接后与第十四输入端(In7_1)和第十九输入端(In10_1)连接，第十一输出端(Out6_1)和第六输出端(Out12_4)并接后与第十六输入端(In8_2)和第二十三输入端(In11_1)连接，第九输出端(Out4_1)与第十五输入端(In8_1)和第十七输入端(In9_1)连接，第十二输出端(Out7_1)与第十八输入端(In9_2)连接，第十三输出端(Out8_1)与第二十输入端(In10_2)连接，第十四输出端(Out8_2)与第二十一输入端(In10_3)连接，第十五输出端(Out8_3)与第二十二输入端(In10_4)连接，第十六输出端(Out9_1)与第二十四输入端(In11_2)连接，第十七输出端(Out9_2)与第二十五输入端(In11_3)连接，第十八输出端(Out9_3)与第二十六输入端(In11_4)连接，第十九输出端(Out10_1)即为直接数字频率综合器的一个输出端，第二十输出端(Out11_1)即为直接数字频率综合器的另一个输出端，第一存储器(3)由第一’存储器(3a)和第一”存储器(3b)组成，第一’存储器(3a)中存储16(2⁴＝16)个从0到π/4的9位量化数字正弦值，第一”存储器(3b)中存储16个从0到π/4的9位量化数字余弦值，正向读取第一’存储器(3a)中的值，再逆向读取第一”存储器(3b)中的值，产生[0，π/2]的正弦函数波形，正向读取第一”存储器(3b)中的值，再逆向读取第一’存储器(3a)中的值，产生[0，π/2]的余弦函数波形，利用对称性产生[π/2，π]的正弦、余弦函数波形，再次利用对称性得到[π，2π]的正弦、余弦函数波形，产生完整周期的三角函数波形，存储器面积减小为原来的1/8，具体的三角函数转换关系如表1所示，表1中的θ代表相位累加器(1)的输出的m+n位，MSBs代表相位累加器(1)的输出的高3位， 

表1三角函数关系转换表

  MSBs   phase   sine   cosine   000   θ   sinθ   cosθ   001   π/4+θ   cos(π/4-θ)   sin(π/4-θ)   010   π/2+θ   cosθ   -sinθ   011   3π/4+θ   sin(π/4-θ)   -cos(π/4-θ)   100   π+θ   -sinθ   -cosθ   101   5π/4+θ   -cos(π/4-θ)   -sin(π/4-θ)   110   3π/2+θ   -cosθ   sinθ   111   7π/4+θ   -sin(π/4-θ)   cos(π/4-θ)

相位θ分解成两部分A和B，θ＝A+B，相应的三角函数分解为

B＜＜A，(a)式简化为

通过(b)式，存储2^m个sinA和cosA的值以及2ⁿ个sinB的值，可以计算2^m+n个三角函数值，有效的减小了存储器的大小，第二存储器(4)用来存储8(2³＝8)个从0到π/64的9位量化的数字正弦值，经观察发现高4位的值全为0，只需存储低5位的数字正弦值，减小了存储器大小，2^m＝16，m＝4，存储在第一存储器(3)中的正弦值或余弦值的长度k为9位，k＝9，2ⁿ＝8，n＝3，存储在第二存储器(4)中的正弦值的长度i为5位，i＝5，第一存储器(3)和第二存储器(4)的总大小的计算公式为

SIZE_total＝(2^m+1·k+2ⁿ·i)bits       (c)

依据(c)式，存储器总大小为

2^m+1·k+2ⁿ·i＝2⁵·9+2³·5＝328bits  (d)

相位累加器(1)的输出在每个时钟周期累加1’b1，相位累加器(1)的输出为10位，其中高3位用作控制位，低7位用作地址位进行地址寻址，第四输入端传送给控制逻辑电路(12)，控制逻辑电路(12)产 生控制信号控制第一取补单元(2)、第一选择器(5)、第二选择器(6)、第二取补单元(7)、第一加法器(10)和第一移位寄存器(8)按序工作，低7位中的高4位传送给第一取补单元(2)，第一取补单元(2)的4位输出作为第一存储器(3)的输入地址，第一存储器(3)共有两个9位输出，一个为数字正弦函数值的输出，另一个为数字余弦函数值的输出，同时传送给第一选择器(5)和第二选择器(6)，第一选择器(5)和第二选择器(6)分别输出sinA和cosA的值，第一选择器(5)的输出传送给第二取补单元(7)和第一加法器(10)，第二取补单元(7)输出-sinA的值，第二取补单元(7)的输出传送给第二移位寄存器(9)，第二选择器(6)的输出传送给第一移位寄存器(8)和第二加法器(11)，低3位传送给第二存储器(4)作为输入地址，第二存储器(4)输出sinB的值，第二存储器(4)的输出传送给第一移位寄存器(8)和第二移位寄存器(9)，第一移位寄存器(8)和第二移位寄存器(9)分别输出cosAsinB和-sinAsinB的值，第一加法器(10)输出sin(A+B)，即sinA+cosAsinB的值，完成了sinθ＝sin(A+B)＝sinA+cosA·sinB的运算，第二加法器(11)输出cos(A+B)，即cosA-sinAsinB的值，完成了cosθ＝cos(A+B)＝cosA-sinA·sinB的运算。