[发明专利]LDMOS晶体管、半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及LDMOS晶体管、具有LDMOS晶 体管的半导体器件及其制造方法。

背景技术

在功率集成电路的发展中，为了将功率开关以及控制电路整合在一起而 开发的单芯片制程，尤其是目前用于制作单片集成电路的横向二次扩散金属 氧化物半导体(lateral double diffusion MOS，LDMOS)制程，为一主流趋势。 LDMOS制程是于半导体基板的表面进行平面扩散(planar diffusion)以便形成 横向的主要电流路径，由于LDMOS是以典型的IC制程所制造，因此控制电路 与LDMOS可以整合在一个单片电源IC上，LDMOS制程采用表面电场缩减 (reduced surface electric field，RESURE)技术与低厚度外延(EPI)或N型阱 区(N-well)，可以达到高电压与低导通阻抗的目标。

LDMOS器件为近似于传统FET器件的一种场效应晶体管器件(FET)， 皆包括在半导体衬底中形成一对被沟道区域所分隔开来的源/漏极区域，并且 依次于沟道区域上方形成栅电极，然而，LDMOS器件与传统FET器件不同的 是传统的FET器件中的一对源/漏极区域制成与栅电极相对称，而LDMOS器件 中的漏极区域比源极区域更远离栅电极形成，并且漏极区域同时形成于用以 分隔开沟道区域与漏极区域的掺杂阱(具有与漏极区域相同极性)中。

现有技术公开了一种具有LDMOS集成电路技术，具体结构如图1所示， 包括：硅的N-阱112借助边界113来与P-阱111绝缘。P-阱111由上方表面向下延 伸且包括N+区域117，并以117与P-阱112的界面间的距离L110来确定此沟道； N+区域117提供了源极125及漏极130两者的接触区域，随着多晶硅栅极116(在 未清楚示出的栅氧化层下方)正电压VG的施加，电流可由源极125穿过沟道 而流入N+117、P-阱111以及N-阱112，并借助漏极130聚集于N+117；金属接 触窗115将N+区域117与P+区域119予以短路以进行欧姆接触，如此将允许源极 电流通过P-阱111，并且借助散热片(heat sink)予以冷却。大多数的LDMOS 结构建立于具有一个或多个其他器件结构的衬底上，在高压应用中，场氧化 区域14的作用是提供绝缘以及通过降低电场密度以改善击穿电压。

在申请号为200510001857.6的中国专利申请中还可以发现更多与上述技 术方案相关的信息。

现有技术还公开了一种p-LDMOS结构，如图2所示，包括位于半导体衬 底上的深n型掺杂阱201，其中形成有浅沟槽隔离结构202、N-区域203、P- 区域204、源极208和漏极209；位于半导体衬底上的栅介质层205；多晶硅 栅极206以及位于多晶硅栅极206两侧的侧墙207。随着多晶硅栅极206上正 电压VG的施加，电流可由源极208穿过沟道而流入N-区域203、深n型掺 杂阱201、P-区域204，并聚集于漏极209。

在该技术方案中，P-区域204作为漏极209的漂移区，有效沟道长度为图 2中DLL所示，在栅极电压下，P-区域204与P-区域204之间形成反向偏置 的二极管，耗尽区较窄，LDMOS晶体管的耐压程度较低，导致LDMOS晶体 管的I-V特性曲线中会很快出现快回(snapback)现象；而且，形成P-区域 204过程中，若掩膜有偏差，比如P-区域204没有完全包围住浅沟槽隔离结构 202，容易造成阈值电压过高而影响实际使用；同时，形成P-区域204需要单 独进行注入和单独的掩模板，成本较高。

发明内容

本发明解决的问题是提供一种LDMOS晶体管、带有LDMOS晶体管的 半导体器件及其制造方法，以提高LDMOS晶体管的耐压程度和降低成本。