[发明专利]系统级封装方法及其结构

说明书

技术领域

本发明涉及半导体技术领域，特别涉及系统级封装方法及其结构。

背景技术

自集成电路封装问世以来近40年中，封装技术日新月异，先后经历了四次重大技术发展。第一次在上世纪七十年代中叶，产生DIP直插型封装技术；第二次在八十年代，产生QFP为代表的四边引出I/O端子为主要特征的表面粘贴型；第三次发生在九十年代的BGA型为代表的球栅阵列端子的封装技术；第四次发生本世纪初，以多芯片系统级封装(SiP)为代表的最新一代封装成果，把IC技术和IC封装技术引入一个全新的时代。

目前系统级封装发展势头迅速，系统级封装主要是指将一半导体封装结构配置到另一半导体封装结构内，其基本目的是要增加密度，以在每单位空间中产生更大的功能，以及更好的区域性效能，因此可降低整个系统级封装结构的总面积，同时降低成本。

参照图1，一种现有系统级封装结构10主要包括第二基板32、内存芯片34及第一封胶体36；该第二基板32具有上表面31和下表面33，该下表面33与该上表面31相对；该内存芯片34固定在该第二基板32的下表面33上，并利用复数条焊线38电性连接于该第二基板32；该第一封胶体36包覆该内存芯片34、该第二基板32及所述焊线38，并裸露出该第二基板32的上表面31，形成芯片封装体30。

该系统级封装结构10另外包括第一基板22、微处理器芯片24、间隙子42及第二封胶体26；该第一基板22具有上表面21及下表面23，该下表面23与该上表面21相对；该微处理器芯片24固定于该第一基板22上，并利用复数条焊线28与该第一基板22电性连接；该间隙子42配置在该微处理器芯片24与该第一封胶体36之间，用以使该第一基板22与该第一封胶体36之间界定一预定间隙，其中该焊线28的高度约小于该预定间隙，再者，该第一基板22可借由复数条焊线44与该第二基板32电性连接；该第二封胶体26用以包覆该芯片封装体30、所述焊线28、44、该微处理器芯片24及该第一基板22的上表面21，并裸露出该第一基板22的下表面23；该第一基板22包括复数个锡球46，配置在第一基板22的下表面23上。

在申请号为200610127543的中国专利申请中还可以发现更多与上述技术方案相关的信息。

上述结构结合该第一基板及第二基板构成，该结构较为复杂，而且需要额外的导电材料。现有技术还公开了一种封装结构及其形成方法，如图2～7所示。首先参照图2，包括：提供晶圆101，所述晶圆101内形成有各种半导体器件，为了简化，此处未示出。在晶圆101内形成沟槽102，所述沟槽102一般位于晶圆101的边缘，防止破坏半导体器件。形成所述沟槽102的目的为将待键合的两个晶圆上的半导体器件进行电性连接。所述沟槽102的深度最多可达70μm或者更厚，开口直径一般为0.3μm或者更大。

参照图3，在沟槽102内形成衬氧化层103(liner oxide)，形成所述衬氧化层103的目的为将沟槽102内后续填充的导电材料与晶圆101进行电学隔离，所述衬氧化层103的厚度范围为1000或者更厚，所述衬氧化层103还可以修复形成沟槽102时候在沟槽102侧壁造成的缺陷。

参照图4，在带有衬氧化层103的沟槽102内填充导电材料104，所述导电材料通常采用金属W或者多晶硅，填充后，形成栓塞(plug)，所述栓塞与晶圆101内的部分金属互连线相电连接。

参照图5，在晶圆101上形成介质层105，形成所述介质层105的目的为方便后续与另一晶圆进行键合，同时形成所述介质层105还可以起到平整化整个晶圆表面的目的，同样有利于后续与另一晶圆进行键合。通常介质层105采用氧化硅，介质层105的厚度为1000至2μm。

参照图6，对晶圆101进行减薄至上述形成的栓塞的底部，具体的减薄工艺为：首先将晶圆101通过有机胶粘贴于基板上，以提供保护支撑作用，所述基板可以为玻璃基片或者硅基片；然后对晶圆101背面进行减薄，所述减薄采用研磨，最终保留的晶圆的厚度为5至30μm，不大于栓塞的厚度，形成晶圆101a。

参照图7，在经过上述减薄后的晶圆101a上的介质层105内形成接触栓塞107，用于将晶圆101a内的栓塞引出，因此与之相电连接，接着将采用上述同样或者类似工艺形成的晶圆101a’进行键合。

然而在上述技术中，需要先在晶圆内形成沟槽，然后填充导电材料，而填充导电材料的工艺较为复杂，包括沉积、回流、光刻、刻蚀等工艺，而且这些工艺难以控制，成本较高。

发明内容