[发明专利]无外引脚的半导体封装体及其堆迭构造

说明书

【技术领域】

本发明是有关于一种无外引脚的半导体封装体及其堆迭构造，特别是有 关于一种用以构成封装体上堆叠封装体(POP)的四方扁平无外引脚(QFN)封 装构造及其堆迭构造。

【背景技术】

现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各 种不同型式的封装构造，其中各种不同的系统封装(system in package，SIP) 设计概念常用于架构高密度封装构造。一般而言，系统封装可分为多芯片模 块(multi chip module，MCM)、封装体上堆叠封装体(package on package， POP)及封装体内堆叠封装体(package in package，PIP)等。所述多芯片模块 (MCM)是指在同一基板上布设数个芯片，在设置芯片后，再利用同一封装胶 体包埋所有芯片，且依芯片排列方式又可将其细分为堆迭芯片(stacked die) 封装或并列芯片(side-by-side)封装。再者，所述封装体上堆叠封装体(POP)的 构造是指先完成一具有基板的第一封装体，接着再于第一封装体的封装胶体 上表面堆迭另一完整的第二封装体，第二封装体会透过适当的转接元件(例如 锡球)电性连接至第一封装体的基板上，因而成为一复合封装构造。相较之下， 所述封装体内堆叠封装体(PIP)的构造则是更进一步利用另一封装胶体将第 二封装体、转接元件及第一封装体的原封装胶体等一起包埋固定在第一封装 体的基板上，因而成为一复合封装构造。

上述多芯片模块(multi chip module，MCM)都是以基板为基础来架构 出高密度封装构造。除此之外，请参照图1A及1B所示，亦存在一种四方扁 平无引脚封装构造(quad flat no-lead package，QFN)，其属于一种小型化的封 装构造，其中图1A所示的是一种具有单组接点的单芯片四方扁平无引脚封 装构造，其具有体积小型化的优点；以及，图1B所示的是一种具有多组接 点的单芯片四方扁平无引脚封装构造，其进一步具有提高接点布局密度的优 点，故可以提供相似于上述系统封装所达到的高密度封装效果。

请参照图1A及1B所示，具有单组或多组接点的单芯片四方扁平无引脚 封装构造主要包含一导线架(leadframe)11、一芯片12、数条导线13及一封装 胶体14。所述导线架11包含一芯片承座111及数个接点112，其中所述数个 接点112以单组或多组方式环绕排列在所述芯片承座111的周围。所述芯片 12设置于所述芯片承座111上，且所述芯片12利用所述数条导线13分别电 性连接到所述数个接点112上。所述封装胶体14用以包埋保护所述芯片12、 导线13及所述导线架11的一部分表面，仅在所述封装胶体14的下表面裸露 出所述芯片承座111及所述数个接点112的下表面。因此，所述数个接点112 的下表面通过适当处理后，即可做为四方扁平无引脚封装构造的输入/输出端 子。

虽然图1B所示的单芯片四方扁平无引脚封装构造因具有多组接点112 而有利于达到高接脚密度封装目的，但是当所述接点112的组数(亦即排数) 大于4组或更多时，将使得所述导线13的打线(wire bonding)程序变得复杂 及困难，也就是存在所述导线13过长、单一导线13所需的弯折点变多以及 所述导线13之间的交错排列复杂等技术问题，而使得耗量成本及设计困难度 提高。同时，在进行所述封装胶体14的封胶(molding)程序时，流动的封装 材料将容易推动过长的导线13，造成相邻的所述导线13互相接触导致短路， 因而提高不良品的问题。

故，有必要提供一种无外引脚的半导体封装体及其堆迭构造，以解决现 有四方扁平无引脚(QFN)封装技术应用在多芯片模块领域时所存在的高密度 封装问题。

【发明内容】

本发明的主要目的在于提供一种无外引脚的半导体封装体及其堆迭构 造，其是以四方扁平无引脚(QFN)封装构造的导线架为基础架构出封装体上 堆叠封装体(POP)的全新多芯片模块构造，进而扩大四方扁平无引脚(QFN)封 装构造的应用范围及符合高密度封装的需求。