[发明专利]半导体封装件及其导线架

说明书

技术领域

本发明涉及一种半导体封装件及其芯片承载件，特别是涉及一种 四边扁平无外导脚的半导体封装件及其所应用的导线架结构。

背景技术

传统导线架式半导体封装件是在一导线架的芯片座上接置一半导 体芯片，再利用打线及封胶作业，以形成包覆焊线及该半导体芯片的 封装胶体；其中用以包覆芯片的封装胶体多为散热性差的环氧树脂 (Epoxy Resin)类的材料，因此半导体芯片在运行时所产生的热量将无法 经由封装胶体有效散逸至外界，造成热量逸散效率不佳而影响到半导 体芯片的性能。

请参阅图1A，为解决前述传统导线架式半导体封装件的散热问题， 业界开发出一种四边扁平无外导脚(Quad Flat Non-leaded，QFN)半导体 封装件，其特征在于未设置有外导脚，即未形成有如现有四边形平面 (Quad Flat package，QFP)半导体封装件中用以与外界电性连接的外导 脚，进而达到缩小半导体封装件的尺寸的目的，同时该QFN半导体封 装件1的导线架12的芯片座121底面及导脚122底面均外露出封装胶 体15，以使该QFN半导体封装件1得以利用表面粘着技术(SMT)通过 该导脚122外露底面，也就是电性终端(terminal)间隔焊锡材料而形成 焊锡接合(Solder Joint)，进而电性连接至电路板17上的焊垫170，同时 使该芯片座121底面通过焊锡材料而接置于该电路板17的一接地面 (ground plane)171上，进而使接置于该芯片座121上的半导体芯片11 运行所产生的热量得以通过该芯片座121而传导至该接地面171，以有 效解决传统导线架式半导体封装件散热不佳问题。相关的QFN半导体 封装件技术可参见美国专利第6,143,981、6,198,171、6,208,020、 6,400,004、6,433,277、6,583,499、6,642,609、6,661,083、6,696,749、 6,967,125、6,979,866及7,030,474号；且该QFN半导体封装件的尺寸 设计是依国际规范(JEDEC M0-220)所规定。

然而，请配合参阅图1B，图1B为对应该图1A的底部透视图，前 述QFN半导体封装件仍存在着些许问题，主要是因为现有QFN半导 体封装件1通过表面粘着技术接置于电路板后，由于QFN半导体封装 件1与电路板17间的间隙h极小，也就是说该焊锡接合的直立高度 (stand-off)极为细小(约为25～78微米)，同时因该QFN半导体封装件与 电路板的热胀系数(CTE)相差较大，造成该QFN半导体封装件与电路 板之间的焊锡接合承受极大的热应力(剪应力)，尤其是位于该QFN半 导体封装件角端外露出封装胶体的导脚(电性终端)处的焊锡接合，其所 受的热应力最大，此热应力关系于(α2-α1)ΔTL/h，其中α2为QFN半导 体封装件热胀系数，α1为电路板的热胀系数，ΔT为QFN半导体封装 件与电路板之间的最大温度差，L为QFN半导体封装件中心至最远处 焊锡接合(也就是角端电性终端处的焊锡接合)的距离，h为焊锡接合直 立高度。因此，极易造成距离QFN半导体封装件中心最远的角端焊锡 接合发生裂损问题，从而造成产品无法满足掉落试验(Drop Test)的要 求，严重影响产品可靠性。

因此，如何提供一种可有效提升焊接可靠性的半导体封装件及其 导线架，实为目前业界所急待思考的问题。

发明内容

有鉴于上述现有技术的缺点，本发明的一个目的是提供一种半导 体封装件及其导线架，可有效提升半导体封装件的焊接可靠性。

本发明的又一个目的是提供一种半导体封装件及其导线架，得以 在QFN半导体封装件的焊锡接合直立高度不足情况下，降低焊锡接合 发生裂损问题。

本发明的另一个目的是提供一种半导体封装件及其导线架，以强 化QFN半导体封装件掉落试验的能力。

本发明的再一个目的是提供一种半导体封装件及其导线架，可强 化半导体封装件角端处焊锡接合抗裂损的能力。

为达到上述目的及其它目的，本发明提供一种半导体封装件，包 括：导线架，该导线架具有一芯片座及设于该芯片座周围的多个导脚， 其中该导线架角端的导脚结构平面尺寸大于其它导脚平面尺寸；半导 体芯片，接置于该芯片座上；焊线，电性连接该半导体芯片及该导脚； 以及封装胶体，包覆该焊线、半导体芯片及部分导线架，并至少使该 芯片座底面及导脚底面外露出该封装胶体。