[发明专利]同步半导体存储器件及其驱动方法

权利要求书

1.一种同步半导体存储器件，包括：

数据对准参考脉冲产生单元，配置成响应于数据选通信号(DQS)而产 生数据对准参考脉冲；

对准保持信号产生单元，配置成响应于所述数据对准参考脉冲和数据 输入时钟而产生对准保持信号，该对准保持信号在对应于所述数据选通信 号的后信号的周期期间启动；以及

数据对准单元，配置成响应于所述数据对准参考脉冲和所述对准保持 信号而对准输入数据，

其中，所述对准保持信号产生单元包括：

脉冲选择器，配置成采样与所述数据选通信号的后信号相对应的所述 数据对准参考脉冲的特定启动周期；以及

RS锁存器，配置成接收所述脉冲选择器的输出信号作为置位输入、 接收所述数据输入时钟作为复位输入并且输出所述对准保持信号。

2.如权利要求1所述的同步半导体存储器件，进一步包括：

全局数据线写入驱动单元，配置成响应于所述数据输入时钟而将从所 述数据对准单元输出的经对准的数据传送至全局数据线。

3.一种同步半导体存储器件，包括：

数据选通信号输入缓冲器单元，配置成缓冲数据选通信号；

数据选通下降脉冲产生单元，配置成接收所述数据选通信号输入缓冲 器单元的输出信号来产生与所述数据选通信号的下降沿同步的数据选通 下降脉冲；

数据对准单元，配置成响应于所述数据选通下降脉冲和对准保持信号 而对准输入数据；

全局数据线写入驱动单元，配置成与数据输入时钟同步地经由全局数 据线来传送从所述数据对准单元输出的经对准的数据；以及

对准保持信号产生单元，配置成响应于所述数据选通下降脉冲和所述 数据输入时钟而产生所述对准保持信号，所述对准保持信号在对应于所述 数据选通信号的后信号的周期期间启动，

其中，所述对准保持信号产生单元包括：

脉冲选择器，配置成采样与所述数据选通信号的后信号相对应的所述 数据选通下降脉冲的特定启动周期；以及

RS锁存器，配置成接收所述脉冲选择器的输出信号作为置位输入并 且接收所述数据输入时钟作为复位输入。

4.如权利要求3所述的同步半导体存储器件，其中，所述脉冲选 择器采样由所述数据选通下降脉冲产生单元产生的第二和第四数据选通 下降脉冲。

5.如权利要求3所述的同步半导体存储器件，其中，所述RS锁存 器包括分别接收所述脉冲选择器的输出信号和所述数据输入时钟的交叉 耦合的第一和第二或非门。

6.如权利要求3所述的同步半导体存储器件，其中，所述数据对 准单元包括：

阻塞单元，配置成根据所述对准保持信号而选择性地阻塞所述数据选 通下降脉冲；以及

多个D触发器，配置成响应于所述阻塞单元的输出信号而传送所述输 入数据。

7.如权利要求6所述的同步半导体存储器件，其中，所述阻塞单 元包括：

与非门，配置成接收所述数据选通下降脉冲和所述对准保持信号。

8.如权利要求3所述的同步半导体存储器件，进一步包括：

缓冲器禁用信号产生单元，配置成响应于所述数据选通下降脉冲、数 据选通禁用信号和写入脉冲而产生用于禁用所述数据选通信号输入缓冲 器的缓冲器禁用信号。

9.如权利要求8所述的同步半导体存储器件，其中，所述缓冲器 禁用信号产生单元包括：

与门，配置成对所述数据选通下降脉冲和所述数据选通禁用信号执行 逻辑与运算；

上拉PMOS晶体管，该上拉PMOS晶体管具有连接至电源电压端子的源 极、连接至缓冲器禁用信号输出端子的漏极和接收所述写入脉冲的栅极；

下拉NMOS晶体管，该下拉NMOS晶体管具有连接至接地电压端子的源 极、连接至所述缓冲器禁用信号输出端子的漏极和接收所述与门的输出信 号的栅极；以及

锁存器，配置成锁存施加至所述缓冲器禁用信号输出端子的信号。