[发明专利]同步半导体存储器件及其驱动方法

说明书

相关申请的交叉引用

本申请要求分别于2007年9月28日和2008年4月30日申请的韩国 专利申请第10-2007-0098224号和第10-2008-0040929号的优先权，其全 部内容通过引用结合于此。

技术领域

本发明涉及一种半导体设计技术，并且更加具体地，涉及同步半导体 存储器件的写入路径。

背景技术

诸如动态随机存取存储器(DRAM)之类的半导体存储器件从芯片组(存 储控制器)接收写入数据，并且将读取数据传送至芯片组。同时，同步半 导体存储器件与系统时钟同步操作。然而，当将数据从芯片组传送至存储 器件时，由于数据和系统时钟的不同负载和迹线(trace)以及系统时钟与 多个存储器件之间的位置差，在数据与系统时钟之间发生偏斜。

为了减少数据与系统时钟之间的偏斜，在将数据从芯片组传送至存储 器件时，与数据一起传送数据选通信号(DQS)。数据选通信号(DQS)亦称作 回波时钟(echo c1ock)。通过使用数据选通信号(DQS)来选通数据，可以 减少由于系统时钟与存储器件之间的位置差而发生的偏斜，这是因为数据 选通信号(DQS)具有与数据相同的负载和迹线。同时，在读取操作中，存 储器件将读取的数据选通信号(DQS)与数据一起传送至芯片组。

图1为图示传统同步半导体存储器件的写入路径的电路图。

参考图1，在写入路径上，传统同步半导体存储器件包括DQS输入缓 冲器单元110、数据选通下降脉冲(DSFP)产生单元120、DQS缓冲器禁用 信号产生单元130、数据对准单元140以及全局数据线(GDL)写入驱动单 元150。DQS输入缓冲器单元110响应于DQS缓冲器禁用信号DISABLE_DQS 而缓冲数据选通信号DQS。DSFP产生单元120接收DQS输入缓冲器单元 110的输出信号以产生与数据选通信号DQS的下降沿同步的数据选通下降 脉冲DSFP。DQS缓冲器禁用信号产生单元130响应于数据选通下降脉冲 DSFP、数据选通禁用信号DIS_DSP和写入脉冲WTPb而产生DQS缓冲器禁 用信号DISABLE_DQS。数据选通禁用信号DIS_DSP为在从写入命令的输入 开始经过对应于脉冲长度(BL)的时间之后经脉冲调变至逻辑高电平的信 号，而写入脉冲WTPb则为在输入写入命令时经脉冲调变至逻辑低电平的 信号。数据对准单元140响应于数据选通下降脉冲DSFP而对准输入数据 DIN。输入数据DIN为从数据输入缓冲器(未示出)输出的数据。GDL写入 驱动单元150与数据输入时钟DINCLK同步地经由全局数据线GDL_Q0、 GDL_Q1、GDL_Q2和GDL_Q3来传送从数据对准单元140输出的经对准的数 据ALGN_R0、ALGN_R1、ALGN_F0和ALGN_F1。数据输入时钟DINCLK为在 考虑到从写入命令的输入开始经过写等待时间(WL)的预定时间之后经脉 冲调变至逻辑高电平的信号。

DQS缓冲器禁用信号产生单元130包括与门AND1、上拉PMOS晶体管 MP1、下拉NMOS晶体管MN1以及锁存器INV1和INV2。与门AND1对数据 选通下降脉冲DSFP和数据选通禁用信号DIS_DSP执行逻辑与运算。上拉 PMOS晶体管MP1具有连接至电源电压端子VDD的源极、连接至 DISABLE_DQS输出端子N1的漏极和接收写入脉冲WTPb的栅极。下拉NMOS 晶体管MN1具有连接至接地电压端子VSS的源极、连接至DISABLE_DQS 输出端子N1的漏极和接收与门AND1的输出信号的栅极。锁存器INV1和 INV2锁存施加至DISABLE_DQS输出端子N1的信号。

数据对准单元140包括反相器INV3、D触发器142、D触发器144、D 触发器146和D触发器148。反相器INV3反相数据选通下降脉冲DSFP， 并且D触发器142响应于反相器INV3的输出信号的下降沿而传送输入数 据DIN。D触发器144响应于反相器INV3的输出信号的下降沿而传送从D 触发器142输出的经对准的数据ALGN_R1。D触发器146响应于反相器INV3 的输出信号的下降沿而传送输入数据DIN。D触发器148响应于反相器 INV3的输出信号的下降沿而传送从D触发器146输出的经对准的数据 ALGN_F1。