[发明专利]半导体器件及其制造方法

权利要求书

1.一种半导体器件，包括：

柱状物图案；

环绕所述柱状物图案的栅极绝缘层；

环绕所述栅极绝缘层的栅电极；和

环绕所述栅电极和连接相邻栅电极的线层；

其中所述柱状物图案的宽度为50nm或更小，并且所述线层形成为 直线型，

其中所述栅电极和所述线层包括选自多晶硅层、SiGe层、W层、Co 层、Ni层、Ti层、WSi层、Co层、NiSi层及TiSi层中的层，

其中所述栅电极和所述线层包括彼此直接接触的不同的导电材料。

2.根据权利要求1的器件，其中每一个柱状物图案的宽度为5nm至50 nm，所述柱状物图案的侧壁具有垂直轮廓。

3.根据权利要求1的器件，其中所述栅电极形成上部/下部沟道。

4.根据权利要求1的器件，还包括形成在所述柱状物图案的上部和下部中 的源极和漏极。

5.根据权利要求4的器件，其中形成在所述柱状物图案的所述下部中的所 述源极和所述漏极用作掩埋位线。

6.一种制造半导体器件方法，所述方法包括：

提供衬底；

形成柱状物图案；

形成栅极绝缘层以环绕所述柱状物图案；

形成栅电极以环绕所述栅极绝缘层；和

形成线层以环绕所述栅电极并连接相邻栅电极；

其中所述柱状物图案的宽度为50nm或更小，所述线层形成为直线 型，并且形成所述柱状物图案包括：

在所述衬底上方形成第一硬掩模层和第二硬掩模图案；

通过使用所述第二硬掩模图案作为蚀刻阻挡层来蚀刻所述第一硬 掩模层以形成第一硬掩模图案；

减小所述第一硬掩模图案的宽度；和

通过使用具有减小宽度的所述第一硬掩模图案作为蚀刻阻挡层来 蚀刻所述衬底以形成具有垂直轮廓的柱状物图案，

其中所述栅电极和所述线层包括彼此直接接触的不同的导电材料。

7.根据权利要求6的方法，其中所述栅电极和所述线层包括选自多晶硅 层、SiGe层、W层、Co层、Ni层、Ti层、WSi层、CoSi层、NiSi层和 TiSi层中的任意层。

8.根据权利要求6的方法，其中每一个柱状物图案的宽度为5nm至50 nm，所述柱状物图案的侧壁具有垂直轮廓。

9.根据权利要求6的方法，其中所述导电层形成上部/下部沟道。

10.根据权利要求6的方法，还包括在形成所述柱状物图案之后，在所述柱 状物图案的上部和下部中形成源极和漏极。

11.根据权利要求10的方法，其中形成在所述柱状物图案的所述下部中的 所述源极和所述漏极用作掩埋位线。

12.根据权利要求6的方法，其中通过使选自蚀刻气体的流量、源功率、腔 室压力和衬底温度中的至少一个特征增加至高于形成所述第一硬掩模 图案的工艺的条件来实施所述第一硬掩模图案的所述宽度的减小。

13.根据权利要求6的方法，其中通过使蚀刻气体的流量、源功率、腔室压 力和衬底温度增加为高于形成所述第一硬掩模图案的工艺的条件来实 施所述第一硬掩模图案的所述宽度的减小。

14.根据权利要求6的方法，其中通过使偏压功率减小为低于形成所述第一 硬掩模图案的工艺的偏压功率来实施所述第一硬掩模图案的所述宽度 的减小。