[发明专利]半导体器件及其制造方法

说明书

相关申请

本发明要求2007年12月21日提交的韩国专利申请 No.2007-0135091的优先权，通过引用将其全部内容并入本文中。

技术领域

本发明涉及制造半导体器件的方法，更具体涉及具有上部/下部沟道 的半导体器件。

背景技术

近来，半导体器件设计规则的减小导致单位存储单元(unit memory cell)的尺寸减小。

为了应对单位存储单元的尺寸减小，引入具有通过在有源区中垂直 布置源极和漏极而形成的上部/下部沟道的晶体管。

图1A为典型上部/下部晶体管阵列的横截面图，图1B为典型上部/ 下部晶体管阵列的顶视图。在图1B中，放大了图1A中的线图案和栅 极图案。

参考图1A及图1B，上部/下部晶体管阵列包括多个具有上部/下部 沟道的晶体管。每一个晶体管包括柱状物图案11和形成在柱状物图案 11的侧壁上的栅极图案12。栅极图案12包括栅极绝缘层12B和栅电极 12A。并且，晶体管包括形成在柱状物图案11的上部和下部中的源极及 漏极。形成在柱状物图案11的下部中的源极14A和漏极14B用作连接 栅极图案12与线图案13的线。

线图案13具有第一线宽CD1。第一线宽CD1由设计规则固定。类 似地，限定晶体管宽度的柱状物图案11的线宽由于曝光技术的限制而 是固定的。即，当光刻胶图案的显影检查关键尺寸(DICD)为50nm或 更小时，光刻胶图案坍塌。

图2为坍塌的光刻胶图案的电子显微镜照片。

参考图2，当光刻胶图案的显影检查关键尺寸(DICD)为50nm或更 小时，光刻胶图案坍塌。因此，光刻胶图案21的宽度受限制。因此， 由于柱状物图案11的宽度受栅极图案12的宽度限制，因此柱状物图案 11的宽度与栅极图案12的宽度基本上相同。

参考图1B，由于上述工艺条件，线图案13没有形成为直线型。栅 极图案12的栅电极12A形成在线图案13之间，并且栅电极12A用作 字线(wordline)。通常，当直线型地形成导电材料时，其可具有最小的 电阻。例如，平面型字线形成为具有一种导电图案。因此，可确保最小 的电阻。

然而，在上部/下部沟道晶体管中，线图案13与栅电极12A没有用 一种导电材料形成。因此，电阻增加。将晶体管的驱动电压施加至字线。

图3为字线的顶视图。

参考图3，字线31具有第三线宽CD3。第三线宽CD3为栅电极12A 的宽度。

由于线的电阻与其表面积成反比，因此具有第三线宽CD3的字线 31将减小在将驱动电压施加至晶体管时该驱动电压的传输效率。

字线31具有堆叠结构，该堆叠结构具有金属层以及电阻比金属层 高的多晶硅层，这进一步增加字线31的电阻。此外，由于线图案13与 栅电极12A之间的接触面积的不足导致接触电阻增加。接触电阻的增加 促使字线31中的电阻整体增加。

结果，晶体管阵列中的每一个晶体管的驱动电压传输效率减小，从 而减小器件的可靠性和稳定性。

发明内容

本发明的实施方案涉及提供制造半导体器件的方法，更具体涉及具 有上部/下部沟道的半导体器件。

在本发明中，增加了晶体管阵列中晶体管的驱动电压的传输效率， 并防止柱状物图案的坍塌。

根据本发明的一个方面，提供一种半导体器件，其包括：柱状物图 案、环绕柱状物图案的栅极绝缘层，和环绕栅极绝缘层同时连接相邻栅 极绝缘层的导电层。

根据本发明的另一个方面，提供一种半导体器件，其包括：多个柱 状物图案，环绕柱状物图案的栅极绝缘层，环绕栅极绝缘层的栅电极， 和环绕栅电极且连接相邻栅电极的线层。

根据本发明的又一个方面，提供一种半导体器件，其包括：柱状物 图案，环绕柱状物图案的栅极绝缘层，和环绕栅极绝缘层且连接相邻栅 极绝缘层的导电层。

根据本发明的再一个方面，提供一种半导体器件，其包括：柱状物 图案，环绕柱状物图案的栅极绝缘层，环绕栅极绝缘层的栅电极，和环 绕栅电极且连接相邻栅电极的线层。

附图说明

图1A为典型的上部/下部晶体管阵列的横截面图。

图1B为典型的上部/下部晶体管阵列的顶视图。

图2为坍塌的光刻胶图案的电子显微镜照片。

图3为字线的顶视图。