[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及与绝缘体上半导体嵌入式动态随机存取存储器(eDRAM)兼容的浅沟槽隔离结构及其制造方法。

背景技术

嵌入式动态随机存取存储器(eDRAM)是在逻辑电路中嵌入的作为高密度高速缓冲存储器的动态随机存取存储器(DRAM)。eDRAM以更小的每单元器件面积提供可与静态随机存取存储器(SRAM)相比的存取时间。典型地，在处理器中使用eDRAM阵列作为L2级高速缓存以在处理器核中提供高密度存储器。归因于高性能和紧凑的尺寸，eDRAM已成为用于提高包括处理器和片上系统(SoC)器件的需要嵌入式存储器的半导体逻辑电路的性能的最有效的装置中的一种。

将eDRAM制造到逻辑电路中通常会带来工艺集成方面的挑战，其中之一是形成与eDRAM和逻辑器件兼容的浅沟槽隔离。虽然可以通过标准互补金属氧化物半导体(CMOS)浅沟槽隔离(STI)工艺在逻辑区域中形成浅沟槽隔离，但是由于eDRAM区域包含深沟槽，而该深沟槽包括了与逻辑区域不同的材料，因此使用这样的工艺会在嵌入式动态随机存取存储器(eDRAM)区域中引入不利的或有害的结构特征。如果衬底是绝缘体上半导体(SOI)衬底，则会加剧形成这样的不利或有害的特征。

参考图1，在SOI衬底8’中形成现有技术eDRAM。SOI衬底8’包括处理(handle)衬底10’、掩埋绝缘体层20’和顶部半导体层30’。SOI衬底8’还包括一对深沟槽，每个深沟槽包括节点(node)介质50’和掺杂的多晶硅填充物60’。电掺杂邻接节点介质50’的处理衬底10’的区域以形成掩埋板6’。

通过首先提供不包含任何图形的SOI衬底8’，例如通过SOI衬底8’的商业供应商所提供的，形成深沟槽对。通过化学气相淀积(CVD)直接在顶部半导体层30’上形成衬垫层40’。可选地，在形成衬垫层40’之前，可以在顶部半导体层30’上形成缓冲层(未示出)，典型地为热氧化物层。在衬垫层40’之上施加第一光致抗蚀剂(示求出)并光刻构图以便在将要形成深沟槽的区域之上形成开口。将图形转移到衬垫层40’、顶部半导体层30’、掩埋绝缘体层20’以及处理衬底10’中以形成深沟槽对。通过将掺杂剂从深沟槽内扩散到处理衬底10’中在深沟槽的侧壁的外部形成掩埋板6’。例如，通过氮化和/或淀积氮化硅，在深沟槽对中的每一个深沟槽的侧壁上形成节点介质50’。使用掺杂的多晶硅填充深沟槽对以形成一对多晶硅沟槽填充区域60’。多晶硅沟槽填充区域60’中的每一个从衬垫层40’的顶表面凹进第一凹陷深度r1’到掩埋绝缘体层20’的顶表面与掩埋绝缘体层20’的底表面之间。在此时，去除多晶硅沟槽填充区域60’的第一凹陷深度r1’之上的节点介质50’。接着，在多晶硅沟槽填充区域60’之上淀积附加的掺杂的多晶硅材料以填充深沟槽对，然后平坦化并且从衬垫层40’的顶表面凹陷至第二凹陷深度r2’，第二凹陷深度r2’处于顶部半导体层30’的顶表面与顶部半导体层30’的底表面之间。通过并入附加的掺杂的多晶硅材料，多晶硅沟槽填充区域60’向上延伸至第二凹陷深度r2’。

参考图2，在衬垫层40’和多晶硅沟槽填充区域60’之上施加第二光致抗蚀剂90’。光刻构图第二光致抗蚀剂90’，在深沟槽对之上的第一浅沟槽隔离区域之上形成第一开口O1’并在深沟槽对外部的第二浅沟槽隔离区域之上形成第二开口O2’。将第一开口O1’和第二开口O2’的图形转移到顶部半导体30’和多晶硅沟槽填充区域60’中。

归因于顶部半导体层30’与多晶硅沟槽填充区域60’之间的不均匀成分，在转移第二光致抗蚀剂90’的图形之后便获得了不均匀的蚀刻剖面(profile)。具体而言，掩埋绝缘体层20’作为用于去除顶部半导体层30’的半导体材料的反应离子蚀刻的内建蚀刻停止层。然而，多晶硅沟槽填充区域60’不包含任何的内建蚀刻停止层，在掩埋绝缘体层20’的顶表面的高度之下反应离子蚀刻仍会持续进行。此外，多晶硅沟槽填充区域60’包括具有比顶部半导体层30’的半导体材料的蚀刻速率更高的蚀刻速率的掺杂的多晶硅，顶部半导体层30’包括单晶半导体材料例如硅并且具有低的掺杂浓度例如小于1.0×10¹⁷/cm³的原子浓度。