[发明专利]具有集成的特定用途集成电路构造的现场可编程门阵列

说明书

技术领域

本发明涉及现场可编程门阵列(“FPGA”)，更具体地涉 及具有集成的特定用途集成电路(“ASIC”)构造的FPGA。

背景技术

FPGA可包括大量相对小的可编程逻辑模块。例如，每 个这类逻辑模块(“LM”)或逻辑元件(“LE”)可包括四输入查询表 (“LUT”)，寄存器(如选择性寄存LUT的输出信号)，及少量其他电 路(如用于判断是否以及如何使用寄存器，以便选择寄存器的控制信 号等)。LUT可以是可编程的从而产生LUT的四个输入的任意逻辑组 合或函数的输出信号。关于是否和如何使用寄存器，以及选择什么控 制信号(如，时钟、时钟使能、清零等)用于所述寄存器，所述LE 是可编程的。

除LE外，FPGA通常包括可编程互连电路，其用于以许 多不同方式中任何一种向LE，从LE和/或在LE间传输信号。这使各 个LE的相对简单的逻辑功能能够被连接以/执行相当复杂的逻辑任 务。

已经发现在FPGA中，特别是大FPGA中给出分级组织 (hierarchical organization)资源是有帮助的而且是经济的。例如，FPGA 中LE可分组，也就是所谓的逻辑阵列块或LAB。LAB中的LE共享 与LAB关联的某些资源。这些共享资源可包括诸如LAB输入复用器 (“LIM”)，LE输入复用器(“LEIM”)电路的这类可编程以从选择来 自附近互联导线的信号，因此这些信号将可用作LAB和LE的输入。

在FPGA架构中为可编程逻辑添加专用或“硬”块从而 为FPGA添加通用功能逐渐成为标准。添加到FPGA中的第一个硬块 (hard block)是嵌入式存储器。近来添加了微处理器和硬复用器或数 字信号处理(“DSP”)块。如交叉开关(crossbar)或桶式移位器(barrel shifter)，以及浮点单元(“FPU”)的其他硬块已经被考虑，但基于成 本效益分析已经被否定。一般来说，这些块可以是完全定制的标准单 元、或半定制的实现。这些硬块可被添加到FPGA中从而使得功能(块) 的尺寸急剧减小，或改善速度关键(speed-critical)块的性能。例如， DSP块实现这两种效果。硬块的另一个吸引力在于固定实现提供了一 致实现的益处，并减小时序收敛提供的工作。

硬块的一个主要特性是他们在使用时获得显著的益处。 然而，所有硬块都使用的情形少见且通常这些硬块根本没有被使用。 这也导致具有例如“富IO(IO-rich)”、“富LE”、“富存储器”，以及 “富DSP”部分的整个FPGA族的出现，以便满足不同用户的需要。 例如，对于“富LE”器件，每10个LAB列可具有一个DSP列，而 对于富DSP器件，每个6个LAB列可具有一个DSP列。

在添加硬块至FPGA中，某些主要困难是：对于某些应 用有重要优点的硬块对其他用途仅是面积浪费，使FPGA系列具有很 多不同元件和变化在成本方面效率差，且在器件被定义后的很长时间 才能够知道哪些硬块应包含在设计中。

发明内容

依照本发明，提供了具有集成的ASIC构造的FPGA。 ASIC构造可用来在FPGA中实现一个或多于一个定制或半定制硬块。 ASIC构造可由“定制区”和“接口区”组成。定制区可实现定制或半 定制ASIC设计且接口区可将定制区集成和连接到FPGA电路的其他 部分。

定制区可基于结构化的ASIC设计，其中ASIC的逻辑掩 膜层是预定义的，且可通过建立定制金属层来实现设计区分和定制， 这些金属层在预定下层逻辑元件间产生定制连接。因为仅少量金属层 必须是定制产生的，定制区的定制设计可廉价并容易地产生。此外， 具有与FPGA构造中LE相同或类似的逻辑元件使得能够容易地将结 构化的ASIC区并入FPGA。

接口区允许ASIC构造并入FPGA的分级组织，允许定 制区以无缝方式连接到FPGA电路。例如，接口区可包含与FPGA内 任何其他LAB或硬块相同或类似的通向FPGA布线线路或邻近LAB 和LE的连接。接口区也可包含冻结逻辑，该冻逻辑块可在FPGA构 造的配置过程中“冻结”定制区的输入和/或输出。