[发明专利]编程非易失性存储装置的方法

说明书

技术领域

示例实施例涉及一种编程非易失性存储装置的方法，例如，涉及一种能 够更有效地减小编程状态下的阈值电压分布的编程非易失性存储装置的方 法。

背景技术

非易失性存储器是即使在停止电源供给时也能够存储数据的存储装置。 浮置栅极型闪速存储器通过将电荷存储在由多晶硅形成的浮置栅极中来进行 操作，浮置栅极型闪速存储器已经作为较大容量的非易失性存储器的示例进 行了商业化。闪速存储器的存储单元分为单层单元(SLC，single level cell) 型和多层单元(MLC，multiple level cell)型，在SLC型存储单元中，在单个 单元中记录“1”和“0”两种记录状态，在MLC型存储单元中，在单个单元 中记录四个或更多的记录状态，例如“11”、“10”、“01”和“00”。

多层单元技术用于制造较大容量的NAND型或NOR型闪速存储器。在 MLC的操作中，只有在与各个记录状态对应的单元的阈值电压Vth的分布相 对较小时才可以单独地识别每个记录状态。

可以使用重复施加编程电压Vpgm的同时连续增大编程电压Vpgm的增 量阶跃脉冲编程(ISPP)方案来减小闪速存储器中的存储单元之间的阈值电 压分布。根据ISPP方案，重复施加编程电压脉冲的同时将输入编程电压脉冲 的量增大ΔVpgm并通过施加校验电压脉冲来校验存储单元的阈值电压的步 骤，使得存储单元的阈值电压达到期望值或可选择地，达到预定值。由于形 成闪速存储器的多个存储单元具有初始的阈值电压分布，所以考虑到每个存 储单元的阈值电压分布，引入ISPP方案以允许所有的存储单元达到期望的阈 值电压，或可选择地，达到预定的阈值电压。

然而，随着利用浮置栅极的闪速存储器中的单元尺寸减小，单元之间的 耦合(例如，浮置栅极之间的耦合)增大，从而对阈值电压的分布的控制变 得更难。近来，为了减少单元之间的耦合，以解决上述对阈值电压的分布的 控制的问题，已经开发了利用包括电荷捕获点的绝缘层而不利用浮置栅极的 电荷捕获闪速(CTF)存储器，其中，所述绝缘层为可捕获电荷的电荷捕获 层(例如，氮化硅Si₃N₄)。

在编程CTF存储器的过程中，注入的电子被捕获在电荷捕获层中并位于 该层中。注入的电子在深的陷阱中被热化，并在空间上分散在整个氮化物膜 上。因此，由于随着电子被热化并在空间上分散，装置的阈值电压发生变化， 所以由于局部电子的热化而导致直到阈值电压Vth固定会需要一定的时间。

因此，在CTF存储器中，由于被捕获在电荷捕获层中的电荷在编程之后 的移动，而导致阈值电压Vth在编程之后随时间有特点地变化。取决于时间 的阈值电压的变化使得在ISPP方案中在编程过程中对阈值电压的分布的控 制更困难。

如果阈值电压Vth随时间而变化，则在编程之后在期望的时间过后，或 可选择地，在预定的时间过后，在编程状态的校验中会出现误差。由于校验 误差，通过ISPP型编程获得的编程状态的阈值电压的分布增大。

例如，如果阈值电压随时间而变化，即使随时间的流逝阈值电压可达到 目标值，也会出现存储单元没有达到阈值电压的校验误差作为校验结果。如 果确定目标阈值电压还没有达到，则为了编程而施加增大ΔVpgm的编程电 压，因此，会出现阈值电压过度增大的过编程。因此，编程状态的阈值电压 的分布会增大。

发明内容

示例实施例提供了一种可通过减少过编程的出现来减小编程状态下的阈 值电压的分布的编程非易失性存储装置的方法。

示例实施例提供了一种编程非易失性存储装置的方法，与将辅助脉冲施 加到栅极的情况下的饱和时间相比，在将辅助脉冲施加到存储单元的下面的 体或沟道的情况下的阈值电压的饱和时间相对增大，该方法通过在辅助脉冲 之后施加恢复脉冲，可以缩短该相对增大的阈值电压的饱和时间。

根据示例实施例，一种编程非易失性存储装置的方法可包括将编程电压 施加到存储单元。在施加编程电压之后，可将辅助脉冲施加到存储单元，以 有助于电荷的热化。在施加辅助脉冲之后，可将恢复电压施加到存储单元。 在施加恢复电压之后，可利用校验电压来校验存储单元的编程状态。

根据示例实施例，辅助脉冲可施加极性与由编程电压产生的电场的极性 相反的电场。

根据示例实施例，可经形成有存储单元的体或沟道来施加辅助脉冲。