[发明专利]形成低电容的ESD器件的方法及其结构

说明书

技术领域

本发明通常涉及电子学，并且更具体地涉及形成半导体器件的方 法和结构。

背景技术

过去，半导体工业利用各种方法和结构来形成静电放电(ESD)保 护器件。根据一项国际规范，即，通常被称作IEC61000-4-2(2级) 的国际电工委员会(IEC)规范，期望ESD器件在约1毫微秒内对高输 入电压和电流作出响应(IEC的地址在3，rue de Varembé，1211 Genève20，Switzerland)。

一些现有的ESD器件结合P-N结二极管来使用齐纳二极管。在 大多数情况下，这些器件结构具有通常大于约1到6(1-6)皮法拉的高 电容。高电容限制了ESD器件的响应时间，并且还成为了连接到该 ESD器件的器件的负载。一些现有的ESD器件工作在穿通模式下， 这要求器件具有通常小于约2微米厚的非常薄和精确受控的外延层， 并且要求外延层内的低掺杂。这些结构通常使准确控制ESD器件的 箝位电压很困难，并且特别难以控制低箝位电压，例如小于约10伏 特(10V)的电压。1999年3月9日授予Bin Yu等人的第5,880,511号 美国专利中公开了这种ESD器件的一个例子。另一ESD器件利用垂 直型MOS晶体管的体区来在与下面的外延层的界面处形成齐纳二极 管。用于ESD器件的掺杂分布和深度导致高电容和慢响应时间。此 外，很难在薄层内控制低掺杂度，这使控制ESD器件的击穿电压很 难。2007年3月29日公布的发明人Madhur Bobbe的公布号为 2007/0073807的美国专利中公开了这种ESD器件的例子。

因此，期望有一种静电放电(ESD)器件，其具有低电容、具有快 响应时间、对正和负ESD事件都作出反应、具有良好受控的箝位电 压、在制造中易于控制以及具有可在从低电压到高电压的电压范围内 被控制的箝位电压。

附图说明

图1简要说明了根据本发明的静电放电(ESD)保护器件的电路表 示的一部分的实施方式；

图2说明了根据本发明的图1的ESD器件的实施方式的一部分 的横截面；

图3是说明根据本发明的图1和图2的ESD器件的一些载流子 浓度的曲线图；

图4简要说明了另一个ESD器件的电路表示的一部分的实施方 式，该实施方式是图1到图3的ESD器件的另一个可选实施方式； 以及

图5说明了根据本发明的图4的ESD器件的实施方式的横截面 部分。

具体实施方式

为了说明的简单和清楚，这些图中的元件不必按比例绘制，并且 不同图中相同的参考数字表示相同的元件。此外，为了描述的简单而 省去了公知的步骤和元件的说明与详述。如这里所使用的载流电极表 示器件中的承载通过该器件的电流的一个元件，其如MOS晶体管的 源极或漏极或者双极型晶体管的发射极或集电极，或者二极管的正极 或负极，而控制电极表示器件中的控制通过该器件的电流的一个元 件，如MOS晶体管的栅极或双极型晶体管的基极。虽然这些器件在 这里被解释为某个N沟道或P沟道器件，或者某些P型掺杂区或N 型掺杂区，本领域中的普通技术人员应认识到，依照本发明，互补器 件也是可能的。本领域中的技术人员应认识到，这里使用的“在...... 期间、当......的时候、在......的时候”并不是一个行为和初始行为同 时发生的准确术语，而是在被初反应激起的反应之间可能有一些很小 但合理的延迟，如传播延迟。词“近似地”或“实质上”的使用表示元件 的值具有被预期非常接近于规定的值或位置的参数。然而，如本领域 中公知的，总是存在阻止值或位置确切地如规定的极小差异。在本领 域中完全确认，最多约10％(并且，对于半导体掺杂浓度，最多20％) 的差异被认为是偏离确切地如所述的理想目标的合理差异。为了附图 的清楚，器件结构的掺杂区被示为具有通常直线的边缘和精确角度的 拐角。然而，本领域中的技术人员理解，由于掺杂物的扩散和活化， 掺杂区的边缘通常可能不是直线并且拐角可能不是精确的角。