[发明专利]具静电放电免疫能力的锁存电路

权利要求书

1.一种具静电放电免疫能力的锁存电路，包含有：

一第一逻辑门单元，包含有：

一第一P型金属氧化半导体元件，包含有一输入端及一输出端；

一第一N型金属氧化半导体元件，包含有一输入端及一输出端；以及

一第一阻抗元件，耦接于该第一P型金属氧化半导体元件的该输出端及该第一N型金属氧化半导体元件的该输出端之间，用来阻挡静电放电所产生的电流顺向偏压该第一P型金属氧化半导体元件及该第一N型金属氧化半导体元件的体二极管；以及

一第二逻辑门单元，包含有：

一第二P型金属氧化半导体元件，包含有一输入端及一输出端，该输入端耦接于该第一P型金属氧化半导体元件的该输出端，该输出端耦接于该第一P型金属氧化半导体元件的该输入端；

一第二N型金属氧化半导体元件，包含有一输入端及一输出端，该输入端耦接于该第一P型金属氧化半导体元件的该输出端，该输出端耦接于该第一P型金属氧化半导体元件的该输入端；以及

一第二阻抗元件，耦接于该第二P型金属氧化半导体元件的该输出端及该第二N型金属氧化半导体元件的该输出端之间，用来阻挡静电放电所产生的电流顺向偏压该第二P型金属氧化半导体元件及该第二N型金属氧化半导体元件的体二极管。

2.如权利要求1所述的锁存电路，其中该第一P型金属氧化半导体元件、该第一N型金属氧化半导体元件、该第二P型金属氧化半导体元件以及该第二N型金属氧化半导体元件分别包含有一第二输入端。

3.如权利要求2所述的锁存电路，其中该第一P型金属氧化半导体元件的该第二输入端及该第一N型金属氧化半导体元件的该第二输入端耦接于一重设输入端，该第二P型金属氧化半导体元件的该第二输入端及该第二N型金属氧化半导体元件的该第二输入端耦接于一设定输入端。

4.如权利要求3所述的锁存电路，其中该设定输入端及该重设输入端分别用来接收一设定信号及一重设信号。

5.如权利要求2所述的锁存电路，其还包含有：

一第一输入反相器，具有一输入端及一输出端，该输入端耦接于一重设输入端，该输出端耦接于该第一P型金属氧化半导体元件的该第二输入端及该第一N型金属氧化半导体元件的该第二输入端；以及

一第二输入反相器，具有一输入端及一输出端，该输入端耦接于一设定输入端，该输出端耦接于该第二P型金属氧化半导体元件的该第二输入端及该第一N型金属氧化半导体元件的该第二输入端。

6.如权利要求5所述的锁存电路，其中该设定输入端及该重设输入端分别用来接收一设定信号及一重设信号。

7.如权利要求5所述的锁存电路，其中该第一输入反相器包含有：

一第一P型金属氧化半导体晶体管，包含有一栅极耦接于该输入端，一源极耦接于一电源电压，以及一漏极耦接于该输出端；

一第一N型金属氧化半导体晶体管，包含有一栅极耦接于该输入端，一源极耦接于一接地端，以及一漏极；以及

一第三阻抗元件，其一端耦接于该输出端及该第一P型金属氧化半导体晶体管的该漏极，其另一端耦接于该第一N型金属氧化半导体晶体管的该漏极。

8.如权利要求5所述的锁存电路，其中该第二输入反相器包含有：

一第二P型金属氧化半导体晶体管，包含有耦接于该输入端的一栅极，耦接于一电源电压的一源极，及耦接于该输出端的一漏极；

一第二N型金属氧化半导体晶体管，包含有耦接于该输入端的一栅极，耦接于一接地端的一源极，以及一漏极；以及

一第四阻抗元件，其一端耦接于该输出端及该第一P型金属氧化半导体晶体管的该漏极，其另一端耦接于该第一N型金属氧化半导体晶体管的该漏极。

9.如权利要求5所述的锁存电路，其还包含有：

一第一电容，耦接于该第一输入反相器的该输出端与该电源电压之间；以及

一第二电容，耦接于该第二输入反相器的该输出端与该电源电压之间。