[发明专利]具静电放电免疫能力的锁存电路

说明书

技术领域

本发明涉及一种锁存电路，尤其涉及一种具静电放电免疫能力的RS锁存电路。

背景技术

随着半导体元件特征尺寸不断地缩小，集成电路对静电放电(Electrostatic Discharge，ESD)也变得更加敏感。因此，静电放电对电路，尤其是互补金属氧化物半导体导体(CMOS)电路，所引起的干扰或破坏等问题，也越来越值得重视。特别是对于锁存器或触发器等数据存储电路来说，锁存器或触发器所存储的数据可能会因静电放电而转态(transition)，导致后级电路失效或误动作。

举例来说，请参考图1，图1为一已知反相器10的示意图。反相器10由一PMOS晶体管MP1及一NMOS晶体管MN1所组成。由于制程的限制，PMOS晶体管MP1与NMOS晶体管MN1还包含有体二极管(body diode)D1、D2，而输出节点ND1与电源电压VDD及接地端VSS间亦有寄生电容C1、C2形成，如图1所示。由于电源电压VDD或接地端电压VSS会因静电放电产生上下震荡或甚至是反转的情况，因此PMOS晶体管MP1或NMOS晶体管MN1的体二极管D1、D2可能会被顺向偏压，而导致寄生电容C1、C2所存储的电荷流失。在此情形下，输出节点ND1的电压状态可能会因寄生电容C1、C2进行电荷重分配(charge sharing)而改变。

一般来说，如果电路节点与电源电压间的寄生电容大于与接地端间的寄生电容，在进行电荷重分配之后，电路节点的电压容易保持在高电平状态；相反地，如果与接地端间的寄生电容大于与电源端的寄生电容，则电路节点的电压则容易保持在低电平状态。因此，对于具特定逻辑电平「倾向」的电路节点来说，即大部分时间皆维持相同逻辑状态的电路节点，已知技术可通过适当地设置电容，使电路节点的电压「倾向」于某特定逻辑电平，以避免电路节点因静电放电而错误地转态。然而，此种做法不适用于不具任何逻辑电平倾向的电路节点。

此外，请参考图2，图2为一已知锁存电路20的示意图。为了方便说明，锁存电路20是一具最简电路架构的数据锁存电路，其由反相器210、220所组成。一般来说，已知技术可在输出节点ND2的反馈路径耦接一电阻230，以增加电路的时间常数。如此一来，已知技术可延长锁存电路20锁存到静电放电事件所需的时间，而增加存储数据存活的机会。然而，如此做法对静电放电的耐受能力仍无法有效地提高。

简单地讲，已知技术并未对数据锁存电路提供有效的静电放电保护。

发明内容

因此，本发明的目的即在于提供一种具静电放电免疫能力的锁存电路。

本发明公开一种具静电放电免疫能力的锁存电路。该锁存电路包含有一第一逻辑门单元及一第二逻辑门单元。该第一逻辑门单元包含有一第一P型金属氧化半导体元件，其具有一输入端及一输出端；一第一N型金属氧化半导体元件，其具有一输入端及一输出端；以及一第一阻抗元件，耦接于该第一P型金属氧化半导体元件的该输出端及该第一N型金属氧化半导体元件的该输出端之间，用来阻挡静电放电所产生的电流顺向偏压该第一P型金属氧化半导体元件及该第一N型金属氧化半导体元件的体二极管。该第二逻辑门单元包含有一第二P型金属氧化半导体元件，其具有一输入端及一输出端，该输入端耦接于该第一P型金属氧化半导体元件的该输出端，该输出端耦接于该第一P型金属氧化半导体元件的该输入端；一第二N型金属氧化半导体元件，其具有一输入端及一输出端，该输入端耦接于该第一P型金属氧化半导体元件的该输出端，该输出端耦接于该第一P型金属氧化半导体元件的该输入端；以及一第二阻抗元件，耦接于该第二P型金属氧化半导体元件的该输出端及该第二N型金属氧化半导体元件的该输出端之间，用来阻挡静电放电所产生的电流顺向偏压该第二P型金属氧化半导体元件及该第二N型金属氧化半导体元件的体二极管。

附图说明

图1为一已知反相器的示意图。

图2为一已知锁存电路的示意图。

图3为本发明具有静电放电免疫能力的一锁存电路的示意图。

图4为本发明具有静电放电免疫能力的另一锁存电路的示意图。

图5为本发明具静电放电免疫能力的一锁存电路的实施例示意图。

图6为本发明具静电放电免疫能力的另一锁存电路的实施例示意图。

图7是本发明对静电放电耐受能力的一模拟结果的示意图。

图8～图10为本发明具静电放电免疫能力的一锁存电路的其他实施例示意图。

【主要元件符号说明】

10、210、220、418、428、518、528、510、520   反相器