[发明专利]半导体装置

说明书

本申请是于2005年12月19日递交的题为“半导体装置”的发明专利申请第200580008875.5号(国际专利申请号PCT/JP2005/023699)的分案申请。

技术领域

本发明涉及包括具有浮置栅极的非易失性存储单元和诸如逻辑电路的周边电路的半导体装置。例如，这种半导体装置可以用作包括分配器(divider)电阻电路、电压探测电路或恒压生成电路的半导体装置。

背景技术

电可擦除可编程只读存储器(EEPROM)对应于非易失性存储器的一种形式，并且根据使用栅的数量通常可以分成两类。即EEPROM可以分成单层栅极型非易失性存储器和双层栅极型非易失性存储器。例如，日本专利公开6-85275号和日文翻译的国际专利申请8-506693号揭示了涉及单-层栅极型非易失性存储器的技术，并且日本专利公告4-80544号揭示了关于双层栅极型非易失性存储器的技术。

图1是单层栅极型非易失性存储器的平面图。如图1所示的非易失性存储器包括p-型半导体基板(p-基板)101、n-型扩散层103、105、107和控制栅109。应注意在n-型扩散层103和105之间设置了间隔，并且在n-型扩散层105和107之间设置了间隔。

由多晶硅薄膜制成的选择栅111通过栅氧化薄膜(未示出)布置在p-基板101的一区域上以与n-型扩散层103和105的部分交迭，该区域包括n-型扩散层103和105之间的区域。由多晶硅氧化薄膜制成的浮置栅极113通过氧化硅薄膜(未示出)布置，以在p-基板101的一区域和控制栅109上方延伸，该区域包括在n-型扩散层105和107之间的区域。应注意浮置栅极113设置成通过存储栅氧化膜部分地与n-型扩散层105和107的部分交迭。

当在该单层栅极型非易失性存储器上执行写操作时，即注入电子到浮置栅极113中时，n-型扩散层103设置到0V，n-型扩散层107设置到预定电势Vpp，并且该预定电势Vpp施加到控制栅109和选择栅111上。这样，由n-型扩散层103、105实现的晶体管和选择栅111可以接通，并且电子可以从n-型扩散层105通过存储栅氧化膜注入到浮置栅极113中。

当在该单层栅极型非易失性存储器上执行擦除写操作时，即从浮置栅极113上放出电子时，控制栅109设置到0V，n-型扩散层107敞开，并且预定的电势Vpp施加到n-型扩散层103和选择栅111上。这样，由n-型扩散层103、105实现的晶体管和选择栅111可以接通，并且注入在浮置栅极113中的电子可以通过隧道效应经由存储栅氧化膜提取到n-型扩散层105中。

图2是双层栅极型非易失性存储器的剖面图。如图2所示的非易失性存储器包括彼此间隔的p-基板101和n-型扩散层117和119。由多晶硅薄膜制成的浮置栅极123通过存储栅氧化膜121布置在p-基板101的一区域上以部分地与n-型扩散层117和119的部分交迭，该区域包括在n-型扩散层117和119之间的区域。由多晶硅薄膜制成的控制栅127通过二氧化硅薄膜125布置在浮置栅极123上。

当在该双层栅极型非易失性存储器上执行写操作时，即注入电子到浮置栅极123中时，n-型扩散层119设置到0V，n-型扩散层117设置到预定电势Vpp，并且给控制栅127施加预定的电势Vpp。这样，电子可以从n-型扩散层119通过存储栅氧化膜注入到浮置栅极123中。

当在该双层栅极型非易失性存储器上执行擦除操作时，即从浮置栅极123上放出电子时，该控制栅127设置到0V，n-型扩散层117敞开，并且预定的电势Vpp施加到n-型扩散层119上。这样，注入在浮置栅极113中的电子可以通过存储栅氧化膜121提取到n-型扩散层119中。

日本专利公开2003-168747号和日本专利公开2004-31920号揭示了关于不包括控制栅的非易失性存储单元的技术。

图3A和3B是图解不包括控制栅的非易失性存储器的的示意图，图3A是这种非易失性存储器的平面图，而图3B是其剖面图。应注意的是，在这些附图中，图1和2中所示的那些具有同样功能的元件给出相同的参考标号。

图3A和3B所示的非易失性存储器包括p-基板101和n-型扩散层103、105和107。应注意在n-型扩散层103和105之间设置有间隔和在n-型扩散层105和107之间设置有间隔。