[发明专利]提高多晶硅薄膜关键尺寸均匀度的方法

说明书

技术领域

本发明涉及集成电路制造技术，尤其涉及提高多晶硅薄膜关键尺寸均匀 度的方法。

背景技术

目前，集成电路技术已经进入超大规模集成电路时代，随着集成电路的 工艺尺寸向65纳米乃至更精细的结构发展，对于从晶圆加工到各种后续处 理工艺都提出了更高更细致的技术要求。其中，晶圆的多晶硅薄膜(Poly) 的关键尺寸均匀度(Critical Dimensional Uniformity，CDU)正日益成为Poly 刻蚀(Etch)过程中的重要参数，所述的关键尺寸是否均匀，会在很大程度 上影响最终得到的门电路的工作性能，因此各集成电路制造工艺商都在努力 寻找提高CDU的方法。

现有技术中进行Poly Etch时的装置示意图如图1所示，为了便于说明， 此处将不相关的各种设备全部略去，则图1中至少包括：晶圆，晶圆托盘和 反应腔(Chamber)；所述晶圆放置于晶圆托盘之上；目前业界通常使用的 一般为12英寸(大约30cm)的晶圆，chamber为高度大约为10～15cm的圆 柱体，顶部为透明的石英玻璃构成的顶盖，整个chamber扣置在放置有晶圆 的晶圆托盘上，形成一个密封的扁平状的圆柱体；

在进行Poly Etch的过程中，由于chamber内进行Etch的等离子体气体 (Plasma)具有很高的能量，因此chamber侧壁表层上的各种粒子也会获得 较高能量，部分粒子的能量大到足以脱离chamber侧壁的表面而成为自由粒 子(chamber顶部的石英玻璃由于其晶格结合力较强，因此不会发生这种粒 子“逃逸”现象)；这些自由粒子扩散到chamber当中与用于Etch的气体 混合后，会在对晶圆的Etch过程中随着Etch气体附着在晶圆表面而形成表 面污染。当半导体工艺尺寸较大时，这些污染粒子相比于门电路尺寸而言较 小，其对于CDU的影响可以忽略不计，故对于门电路性能的影响较小；但 随着半导体制程工艺尺寸的不断缩小，这种污染粒子对于65nm及以下工艺 的晶圆加工而言，其尺寸已经大到无法忽略不计，其对于CDU及门电路性 能的影响越来越大；

此外，在进行Poly Etch的过程中，由于所述晶圆是完全“浸泡”在用 于Etch的等离子体气体当中的，因此在晶圆的边缘位置，所述的Etch气体 会在竖直和水平两个方向对所述薄膜进行Etch(如图1中所示竖直和水平方 向的实线箭头所示)，而在远离晶圆边缘的位置(即比较靠近晶圆中心的位 置)，所述的Etch气体则只是在竖直方向对所述薄膜进行Etch(如图1中 所示竖直方向的虚线箭头所示)；显然，在晶圆边缘的各向同性的Etch速 度会大大高于晶圆中心位置的各向异性的Etch速度，从而造成晶圆边缘的 关键尺寸(Critical Dimension，CD)相比于晶圆中心位置偏小，从而影响到 整个晶圆的CDU。

发明内容

本发明提供提高多晶硅薄膜关键尺寸均匀度的方法，能够提高多晶硅薄 膜关键尺寸的均匀度。

为达到上述目的，本发明的技术方案具体是这样实现的：

提高多晶硅薄膜关键尺寸均匀度的方法，用于将晶圆置于反应腔中进行 多晶硅薄膜刻蚀，其特征在于，该方法包括：

对晶圆进行多晶硅薄膜刻蚀前，利用化学气相沉积的方法在反应腔侧壁 上生成SiO₂Cl₄。

所述对晶圆进行多晶硅薄膜刻蚀的方法包括：

所述SiO₂Cl₄与用于刻蚀的HBr和HeO₂的混合等离子体反应释放出氧 原子，所述氧原子将晶圆侧面边缘的硅氧化生成二氧化硅，所述混合等离子 体在竖直方向对晶圆进行刻蚀。

所述在反应腔侧壁上生成SiO₂Cl₄的方法包括：

利用SiCl₄与O₂进行反应得到所述SiO₂Cl₄并沉积到反应腔侧壁上。

所述对该晶圆进行多晶硅薄膜刻蚀之后，该方法进一步包括：