[发明专利]准循环移位低密度校验码的数据存储与预编码器

权利要求书

1.一种准循环移位低密度校验码的数据存储与预编码器，包括：

数据存储单元，用于存储数据信息，它设有一个信息比特输入端口、一个状态选择输入端口、一个信息比特输出端口和一个数据输出端口；

预编码单元，用于对所存储数据信息进行预编码操作，并产生预编码比特，它设有一个数据输入端口和一个预编码比特输出端口；

所述的数据存储单元的数据输出端口与所述的预编码单元的数据输入端口相连。

2.根据权利要求1所述的数据存储与预编码器，其特征在于：所述的数据存储单元由k个长度为z的并联双态移位寄存器组成，每个双态移位寄存器设有一个状态选择输入端口、一个信息比特输入端口和一个信息比特输出端口，k＞1，z＞1。

3.根据权利要求1所述的数据存储与预编码器，其特征在于：所述的预编码单元由m个并联模二加法器构成，每个模二加法器设有一个预编码比特输出端口和n个数据输入端口，n的取值与低密度校验码的校验矩阵中对应行的第1列至第k列的非负值个数相等，m＞1。

4.根据权利要求2所述的数据存储与预编码器，其特征在于：所述的每个双态移位寄存器由一个二选一选择器和z个D触发器依次连接构成，每个二选一选择器的第一数据输入端口(1)作为整个数据存储单元的信息比特输入端口，第二数据输入端口(2)与其对应的双态移位寄存器中的第0个D触发器相连，每个二选一选择器的输出端口与其对应的双态移位寄存器中的第z-1个D触发器相连，z＞1。

5.根据权利要求2所述的数据存储与预编码器，其特征在于：每个双态移位寄存器中的第0个D触发器引出一条输出线，所有k条输出线上的输出构成数据存储与预编码器输出的k个信息比特。

6.根据权利要求3所述的数据存储与预编码器，其特征在于：每个模二加法器的输出端口引出一条输出线，所有m条输出线上的输出构成数据存储与预编码器产生的m个预编码比特。

7.根据权利要求1所述的数据存储与预编码器，其特征在于：所述的数据存储单元的数据输出端口与所述的预编码单元的数据输入端口相连，是将k_b个双态移位寄存器中的D触发器与预编码单元中m个模二加法器的数据输入端口根据校验矩阵中的第1列至第k列的非负值的大小和位置进行连接。

8.根据权利要求7所述的数据存储与预编码器，其特征在于：k个双态移位寄存器中的D触发器与m个模二加法器根据校验矩阵中第1列至第k列的非负值的大小和位置进行连接，具体关系为，当校验矩阵中第i列有d_i个非负值，且该d_i个非负值的取值分别为l_i，1，l_i，2，…，依次位于校验矩阵的i₁，i₂，…，行时，则从第i个双态移位寄存器中的第l_i，1，l_i，2，…，个D触发器各引出一条输出线，并将这些输出线依次与第i₁，i₂，…，个模二加法器进行连接，其中i＝1，...，k，0<i1,i2,···,idi<m,]]>0<li,1,li,2,···,li,di<z-1,]]>k＞1，z＞1，m＞1。