[发明专利]准循环移位低密度校验码的数据存储与预编码器

说明书

技术领域

本发明属于通信领域，涉及编码技术，具体地说是一种可实现快速编码的低密度校验LDPC码编码器的部件。

背景技术

在现代数字通信系统中，为保证各种数据能够可靠、有效地传输，往往要利用纠错编码技术。近年来，随着无线数字通信的发展及各种高速率数据业务的出现，研究并利用纠错编码技术就显得越来越重要。

理论研究表明：低密度校验码LDPC长码的性能超过Turbo码，已接近香农限，同时具有线性译码复杂度，适用于高速数据传输。LDPC码从理论研究逐渐步入实际应用的发展过程中，LDPC码的编码复杂度及其造成的编码时延，成为制约LDPC码在高速数据业务中应用的一个关键因素。

在现有LDPC码的编码过程中，如果直接采用信息比特与生成矩阵相乘的方法，则编码复杂度为o(n²)，这种复杂度在中长码时，会造成很大的编码时延。目前通常有两种解决方法，一种是采用具有下三角结构的稀疏校验矩阵直接编码，其复杂度为o(n)；另一种是采用具有准循环特性的LDPC码，即其校验矩阵由0阵和单位阵的循环移位矩阵构成，该类LDPC码的生成矩阵和校验矩阵的代数结构特性有利于采用大规模集成电路实现编译码器，从而提高编码效率。

IEEE.802.16e标准中的LDPC码选用了具有准循环特性的结构，且给出了三种编码方法：串行编码、并行编码和小矩阵相乘编码。串行编码器的结构比较简单，但是编码效率比较低，很难应用于高速数据传输系统中；全并行编码方案可以有效提高编码速度，但是硬件复杂度高，占用存储空间大，实现比较困难；小矩阵相乘的并行编码器，可有效的提高编码速度，在分解的矩阵块比较小时，实现复杂度比较低，但其编码复杂度仍随矩阵阶数的增加呈指数增长，且对分块大小和码长都有一定的限制。

可见，上述编码器均存在复杂度高，编码时延大的问题。

发明内容

本发明的目的是提供一种基于准循环移位低密度校验码的数据存储与预编码器，以解决上述编码器复杂度高，编码时延大的问题，实现快速编码。

为实现上述目的，本发明提供的数据存储与预编码器包括：

数据存储单元，用于存储数据信息，它设有一个信息比特输入端口、一个状态选择输入端口、一个信息比特输出端口和一个数据输出端口；

预编码单元，用于对所存储数据信息进行预编码操作，并产生预编码比特，它设有一个数据输入端口和一个预编码比特输出端口；

该数据存储单元的数据输出端口与所述的预编码单元的数据输入端口相连。

上述数据存储与预编码器，其中所述的数据存储单元由k个长度为z的并联双态移位寄存器组成，每个双态移位寄存器设有一个状态选择输入端口、一个信息比特输入端口和一个信息比特输出端口，k＞1，z＞1。

上述的数据存储与预编码器，其中所述的预编码单元由m个并联模二加法器构成，每个模二加法器设有一个预编码比特输出端口和n个数据输入端口，n的取值与低密度校验码的校验矩阵中对应行的第1列至第k列的非负值个数相等，m＞1。

上述数据存储与预编码器，其中所述的每个双态移位寄存器由一个二选一选择器和z个D触发器依次连接构成，每个二选一选择器的第一数据输入端口1作为整个数据存储单元的信息比特输入端口，第二数据输入端口2与其对应的双态移位寄存器中的第0个D触发器相连，每个二选一选择器的输出端口4与其对应的双态移位寄存器中的第z-1个D触发器相连，z＞1。

上述数据存储与预编码器，其特征在于：每个双态移位寄存器中的第0个D触发器引出一条输出线，所有k条输出线上的输出构成数据存储与预编码器输出的k个信息比特。

上述数据存储与预编码器，其中每个模二加法器的输出端口引出一条输出线，所有m条输出线上的输出构成数据存储与预编码器产生的m个预编码比特。

本发明由于采用数据存储单元和预编码单元，分别产生信息比特和预编码比特，因而降低了编码时延；同时由于数据存储单元采用了双态移位寄存器，因而与传统编码器采用的桶形移位寄存器相比，具有更低的编码复杂度。

附图说明

图1是本发明的原理框图；

图2是本发明的结构示意图；

图3是本发明针对码长2304，码率为1/2的LDPC码的实施例电路图。

具体实施方式