[实用新型]集成电路组件堆栈结构

说明书

技术领域：

本实用新型涉及一种集成电路组件堆栈结构，尤指可于二个以上的晶粒进行堆栈时，利用晶粒表面上的电路接触点及缺口部中的导通介质形成导通，而可增加集成电路布局的灵活性。

背景技术：

一般，现有的如中国台湾专利公报公告第434848号的「半导体芯片装置的封装方法」，该半导体芯片装置适于安装在一具有数个焊点的基板上，其包含下列步骤：提供一半导体芯片，该半导体芯片具有一焊垫安装表面及数个设于该焊垫安装表面的焊垫，该等焊垫的位置不对应于该基板的焊点的位置；把一钢板置于该芯片的焊垫安装表面上，该钢板形成有数个用于暴露该芯片的对应的焊垫的一部份及该芯片的焊垫安装表面的预定部份的贯孔，在形成该钢板的各贯孔的孔壁与该芯片的焊垫安装表面之间形成一导电体形成空间；及以导电金属胶为材料利用印刷手段于各导电体形成空间形成一导电体，各导电体具有一从该芯片的对应的焊垫延伸出来作为电路轨迹的延伸部及一位于该延伸部的自由端且其位置与该基板的对应的焊点的位置对应的电气连接部。藉此，可改善焊垫间因距离缩小，造成不利于外部电路电气连接的缺点。

虽然，上述现有的「半导体芯片装置的封装方法」可改善焊垫间因距离缩小所产生的缺点，但是上述现有的「半导体芯片装置的封装方法」在单一芯片进行运用时，只能形成单面导通的功能，若要堆栈成双面导通时，则需要较为复杂的制程；故，现有的「半导体芯片装置的封装方法」仍无法符合实际运用时所需。

实用新型内容：

本实用新型所要解决的技术问题是：针对上述现有技术的不足，提供一种集成电路组件堆栈结构，可于二个以上的晶粒进行堆栈时，利用晶粒表面上的电路接触点及缺口部中的导通介质形成导通，而可增加集成电路布局的灵活性。

为解决上述技术问题，本实用新型所采用的技术方案是：一种集成电路组件堆栈结构，其包括一晶粒、导通介质及多数导线，该晶粒至少一表面的中央处具有多数电路接触点及电路区；该多数导线分别连接电路接触点、电路区及导通介质；其特点是：所述晶粒周缘设置有至少一缺口部，该导通介质设置于该缺口部中。

如此，可于二个以上的晶粒进行堆栈时，利用晶粒表面上的电路接触点及缺口部中的导通介质形成导通，而可增加集成电路布局的灵活性。

附图说明：

图1是本实用新型第一实施例的立体外观示意图。

图2是本实用新型第二实施例的立体外观示意图。

图3是本实用新型的第一堆栈状态示意图。

图4是本实用新型第一堆栈状态的剖面示意图。

图5是本实用新型的第二堆栈状态示意图。

图6是本实用新型第二堆栈状态的剖面示意图。

标号说明：

晶粒1、1a         电路接触点11、11a

电路区12、12a     缺口部2

导通介质3         导线4

具体实施方式：

请参阅图1及图2所示，本实用新型为一种集成电路组件堆栈结构，至少由一晶粒1、至少一缺口部2、导通介质3以及多数导线4所构成。

上述所提晶粒1的至少一表面中央处具有多数电路接触点11及电路区12，而该电路接触点11及电路区12以半导体制程设于晶粒1上，其中该多数电路接触点11依所需设于晶粒1的一面上，如图1所示；更可依所需于晶粒1a的二面上分别设有多数电路接触点1

1a，如图2所示。

各缺口部2设置于上述晶粒1的周缘适当处，且各缺口部2为多数半圆形凹孔。

各导通介质3设置于上述各缺口部2中，且各导通介质3可为银胶，而各导通介质3以半导体制程设置于缺口部2中。

各导线4分别连接电路接触点11、电路区12及导通介质3，而各导线4以半导体制程连接电路接触点11、电路区12及导通介质3。如是，藉由上述结构构成一全新的集成电路组件堆栈结构。

请参阅图3及图4所示，运用时，依所需将二晶粒1进行堆栈使用，而当进行二晶粒1的堆栈时，是将各晶粒1以具有电路接触点11的一面相互对应接触导通，更可依各晶粒1所设电路区12的电路布局所需，以适当位置的导通介质3导通二晶粒1，如此，即可增加集成电路布局的灵活性。