[发明专利]数字PLL装置

说明书

技术领域

本发明涉及数字PLL装置，尤其涉及用于音频时钟(信号)的再生等的数字PLL装置，该音频时钟来自使用用于数字电视和AV放大器等的IEEE 1394、HDMI(High-Definition Multimedia Interface：高清晰多媒体接口)等数字接口所传输的时钟。 

背景技术

在数字接口中多采用利用预先确定的算式在发送侧生成参数并根据使用该参数而传输的时钟来再生所需要的音频时钟的系统。作为它们的代表性结构，作为其自身单体或与模拟PLL相组合来使用数字PLL。 

以往，作为时钟再生所使用的数字PLL的工作时钟，通常使用被传输的时钟(例如，参照非专利文献1)。 

图7是表示现有的数字PLL装置的结构的框图。 

图7所示的现有的数字PLL装置包括n分频单元1、相位比较单元2、振荡单元3以及m分频单元4。 

如图7所示，n分频单元1将用数字接口传输来的时钟n分频，生成数字PLL的基准信号。相位比较单元2将传输来的时钟作为工作时钟进行工作，比较由n分频单元1生成的基准信号与输出时钟被m分频单元4进行m分频而生成的比较信号之间的相位差，输出控制信号使得相位差减少。振荡单元3根据从相位比较单元2输出的控制信号来改变要输出的时钟。通过将这样的工作作为反馈环而反复进行，使输出时钟的相位跟踪(锁定)于基准信号。 

例如在HDMI标准中，作为用于再生音频时钟的参数，准备了N和CTS这样的参数。这些用下式进行定义。 

CTS＝(传输时钟×N)/(128×Fs) 

其中，Fs(Sampling Frequency：采样频率)表示音频时钟。 

在作为发送设备的源设备中，使用要传输的时钟来计数将Fs的128倍的时钟N分频后的时钟所得到的是CTS。在作为接收设备的接收器(sink)设备中，将所传输来的时钟进行CTS分频，生成数字PLL的基准信号。比较将输出信号N分频后的比较信号与所生成的基准信号的相位，反复控制输出时钟以使得相位差为零，从而使比较信号跟踪于基准信号，通过使输出时钟锁定为Fs的128倍，能够用接收器设备再生Fs。 

非专利文献1：High-Definition Multimedia Interface SpecificationVersion1.3a 

发明内容

然而，在上述现有的数字PLL装置中，当传输时钟较快时，工作时钟较快，所以与其相应地电路规模将增大，并且功耗将大幅度增加。而当传输时钟较慢时，工作时钟较慢，所以导致抖动增大，并且跟踪时间变长。 

特别是，在由于以HDMI标准来定义的Deep Color和图像的高清晰化等，传输时钟的高速化不断发展的情况下，在现有的数字PLL装置中，电路规模增大且功耗大幅度增大等问题开始显著地表现出来。 

这样，现有的数字PLL装置具有因传输时钟的速度的情况而产生的电路规模增大、功耗增大、抖动增大以及跟踪时间增大等问题。 

鉴于上述问题，本发明的目的在于，能够提供一种具有在传输时钟速度较快时可抑制电路规模以及功耗增大的结构的数字PLL装置。另外，能够提供一种具有在传输时钟的速度较慢时可抑制抖动以及跟踪时间增大的结构的数字PLL装置。 

为了实现上述目的，本发明一种方式的数字PLL装置包括：工作时钟生成单元，将输入时钟被分频或倍频后的时钟作为工作时钟而输出；n分频单元，将上述输入时钟进行n分频而输出基准信号，其中， n是自然数；相位比较单元，其根据上述工作时钟进行工作，比较上述基准信号与比较信号并输出控制信号；振荡单元，根据上述控制信号使输出时钟的振荡频率发生变化；以及m分频单元，将上述输出时钟进行m分频而输出上述比较信号，其中m是自然数。 

另外，在本发明一种方式的数字PLL装置中，工作时钟生成单元是将输入时钟分频后作为工作时钟而输出的输入时钟分频单元。 

在这种情况下，n分频单元是代替对输入时钟进行n分频而对工作时钟进行n分频来输出基准信号的单元，数字PLL装置还具有使来自振荡单元的输出倍频而输出的输出时钟倍频单元。 

另外，在本发明一种方式的数字PLL装置中，工作时钟生成单元是将输入时钟倍频后作为工作时钟而输出的输入时钟倍频单元。 

在这种情况下，n分频单元是代替对输入时钟进行n分频而对工作时钟进行n分频来输出基准信号的单元，数字PLL装置还具有将来自振荡单元的输出分频后输出的输出时钟分频单元。