[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法。

背景技术

日本专利申请公开公布No.2000-223518中描述的一种传统半导体器件 具有多个设置于硅衬底下方的外部连接柱状电极。这种传统半导体器件具 有在半导体结构(扇入)的平面分布区域中设置外部连接电极的构造，因 此布置有大量的外部连接电极，使得其在布置间距小于预定大小(例如， 大约0.5μm)时不能应用。

日本专利申请公开公布No.2005-216935中已经公开了一种半导体器 件，该半导体器件可用于所布置的外部连接电极的数量很大的情况并且其 尺寸减小，其中被称为芯片尺寸封装(CSP)的半导体结构设置在平面尺寸 大于所述半导体结构的平面尺寸的基板上，并且该基板的全部区域基本充 当用于布置所述半导体结构(扇出)的外部连接电极的区域。

如上所述的传统半导体器件使用基板，因此具有整个器件的厚度增加 的问题。

发明内容

因此，本发明的目的是当用于布置外部连接电极的区域大于半导体结 构的平面尺寸时提供一种能够减小厚度的半导体器件及其制造方法。

根据本发明的一方面的半导体器件包括：半导体结构，具有半导体衬 底和多个设置于所述半导体衬底下方的外部连接电极；以及下绝缘膜，设 置于所述半导体结构下方和周围。覆盖所述半导体结构的外围的密封膜设 置在所述下绝缘膜上，并且连接至所述半导体结构的外部连接电极的下布 线线路设置在所述下绝缘膜下方。所述下绝缘膜是去除了基板构件后的剩 余部分。

根据本发明的另一方面的半导体器件制造方法包括：提供具有下绝缘 膜的基底衬底；将多个半导体结构固定在所述下绝缘膜上，每一个所述半 导体结构包括半导体衬底和多个设置于所述半导体衬底下方的外部连接电 极；在所述下绝缘膜上形成覆盖所述半导体结构的外围的密封膜。在已经 形成所述密封膜后，去除所述基板。然后，在所述下绝缘膜下方形成下布 线线路，从而将该布线线路连接至所述半导体结构的外部连接电极，并且 切割所述半导体结构之间的所述下绝缘膜和所述密封膜，以获得多个半导 体器件。

根据本发明，所述下布线线路设置于所述下绝缘膜下方，使得该下布 线线路连接至所述半导体结构的所述外部连接电极，并且不设置基板，从 而使得半导体器件的厚度减小，其中所述下绝缘膜设置于所述半导体结构 下方和周围，所述半导体器件中用于布置外部连接电极的区域大于半导体 结构的平面尺寸。

附图说明

图1是作为本发明第一实施例的半导体器件的截面图；

图2是图1所示的半导体器件的制造方法的一个范例中的初始步骤的 截面图；

图3是图2之后的步骤的截面图；

图4是图3之后的步骤的截面图；

图5是图4之后的步骤的截面图；

图6是图5之后的步骤的截面图；

图7是图6之后的步骤的截面图；

图8是图7之后的步骤的截面图；

图9是图8之后的步骤的截面图；

图10是示出以解释图1所示的半导体器件的制造方法的另一范例中的 预定步骤的截面图；

图11是作为本发明第二实施例的半导体器件的截面图；

图12是图11所示的半导体器件的制造方法的一个范例中的初始步骤 的截面图；

图13是图12之后的步骤的截面图；

图14是图13之后的步骤的截面图；

图15是图14之后的步骤的截面图；

图16是图15之后的步骤的截面图；

图17是图16之后的步骤的截面图；

图18是作为本发明第三实施例的半导体器件的截面图；

图19是作为本发明第四实施例的半导体器件的截面图；

图20是作为本发明第五实施例的半导体器件的截面图；

图21是作为本发明第六实施例的半导体器件的截面图；

图22是作为本发明第七实施例的半导体器件的截面图；

图23是作为本发明第八实施例的半导体器件的截面图；

图24是作为本发明第九实施例的半导体器件的截面图。

具体实施方式

(第一实施例)