[发明专利]制造具有局部结合金属的半导体栅极的晶体管的方法

说明书

技术领域

本发明通常涉及集成电路领域，尤其涉及制造具有隔离栅极的场效应晶体管的方法，该栅极由局部结合金属的半导体材料形成。本发明还涉及通过该方法得到的晶体管。

背景技术

通常，希望制造密度越来越高的集成电路，因此晶体管越来越小。然而，MOS晶体管的栅极尺寸的减小会产生多种寄生效应。在这些效应中，会提到短沟道效应(SCE)和漏极引致势垒降低(drain induced barrierlowering，DIBL)。短沟道效应是由栅极长度缩短时紧靠在一起的源区和漏区的静电感应引起的。当MOS晶体管截止时势垒降低效应会减小沟道中载流子(电子和空穴)的能垒，这会增加泄漏电流。这两个效应在具有N沟道的MOS晶体管的情况下会降低阈值电压(V_T)或者在具有P沟道的MOS晶体管的情况下会增加阈值电压。为了在栅极长度减小时保持令人满意的阈值电压，因此需要改变MOS晶体管的结构以至少部分消除短沟道效应和势垒降低。

为了避免短沟道和势垒降低的寄生问题，2005年12月13日申请的非公开欧洲专利申请N°05/292650.8提出了一种MOS晶体管，其中栅极由多个区域形成，如图1所示。该MOS晶体管形成在衬底10上。它包括栅极G、源极S和漏极D。间隔物14形成在栅极G的每一侧上。栅极区G通过称为栅极氧化物的氧化硅层16与衬底10隔离。位于栅极氧化物层16上方的栅极G由两个区域组成。位于栅极长度的中心并靠近栅极氧化物16的第一区域18由多晶硅制成。在该多晶硅区域18的每一侧上，以及在它上方，使该栅极硅化。与栅极氧化物16接触的硅化区域20，允许得到在上方，使该栅极硅化。与栅极氧化物16接触的硅化区域20，允许得到在栅极长度方向上的栅极每一侧上高的阈值电压，而对应于位于栅极中心的多晶硅区域18的阈值电压低。栅极每一侧上的阈值电压的这种增加允许至少部分消除由上述寄生效应造成的阈值电压的减小。

在形成栅极的先前需求中提出的方法不容易控制，其中该栅极包括在位于栅极中心部分的多晶硅区域的上方和每一侧上的硅化区域。

发明内容

本发明涉及具有隔离栅极的场效应晶体管，即使它们的栅极不是由金属形成并且它们的栅极绝缘层也未必由氧化物形成，但在这里将称为MOS晶体管。

本发明的实施例的目的在于提供形成具有局部结合金属的半导体栅极的晶体管的新的和改良的方法。

根据本发明的第一方面，提供一种形成场效应晶体管的方法，该场效应晶体管包括形成在绝缘层上的栅极，在与绝缘层接触的区域中该栅极具有在栅极长度上的半导体中心区域和横向区域，该方法包括形成栅极，该栅极包括绝缘层部分、在绝缘层上方形成的半导体层部分、和在半导体层上方形成的掩模层部分；执行掩模层部分的蚀刻以便只留下栅极中心的部分；和使半导体栅极与沉积在栅极上方的金属起反应。

根据本发明的实施例，半导体层具有使金属与栅极之间的反应主要产生在高度方向的结构。

根据本发明的实施例，半导体层由多晶硅形成。

根据本发明的实施例，半导体层和金属层之间的反应是硅化反应。

根据本发明的实施例，掩模层部分的蚀刻在栅极的横向长度方向上移除的掩模层的距离小于栅极长度的一半，并且垂直移除部分掩模层。

根据本发明的实施例，在栅极的每侧上形成间隔物。

根据本发明的实施例，掩模层是由在金属和栅极的材料起反应期间不会起反应的材料制成，并且允许其被栅极的材料和例如由氧化硅制成的间隔物选择性蚀刻。

根据本发明的实施例，该金属选自从由镍、钴和钛组成的组。

根据本发明的第一方面，提供一种场效应晶体管，其包括形成在衬底上的隔离栅极，该栅极包括在栅极长度方向上的结合金属的第一半导体区、半导体中心区、和结合金属的第二半导体区。

根据本发明的实施例，第一和第二区的结合金属选自由钛、铒、镝、镱、铽、铂、铱、铪、铬、钼、钯、钨、铁、钴、钽、铑、锆和锰组成的组。

附图说明

参考附图，从以示例而非限制方式给出的实施例的以下详细描述，本发明的前述和其它目的、特征、方面和优势将变得明显，其中：

如上所述，图1是MOS晶体管的横截面图，其中该栅极包括硅化物部分；

图2A至2E是示例制造具有局部结合金属的半导体栅极的隔离栅(MOS)场效应晶体管的方法实例的连续步骤的横截面图；和

图3示例了通过根据本发明的实施例的方法得到的另一晶体管结构。

如在集成电路表示中常见的，各个图没有按比例绘制。

具体实施方式