[发明专利]利用自对准的双应力膜增强NMOSFET和PMOSFET的性能

说明书

技术领域

本发明一般涉及用于集成电路的半导体器件，更尤其涉及通过应变工程(strain engineering)而改善性能的COMS晶体管。

背景技术

运用应力是改善金属氧化物半导体场效晶体管(MOSFET)的少数载流子迁移率并增加MOSFET的跨导(或减少其串联电阻)的有效方式，其需要对半导体工艺进行相对较小的修改，同时对MOSFET性能提供明显加强。

当将应力施加到半导体晶体管的沟道时，载流子的迁移率以及由此导致的晶体管跨导与导通电流会从未加应力的半导体的其原始值发生变化。这是因为在该沟道内在半导体结构上所施加的应力与结果导致的应变会影响带隙结构(也即，破坏带结构的退化)并改变了载流子的有效质量。该应力的效果取决于沟道面的晶向、晶向内的沟道方向、以及所施加应力的方向。

在半导体工业中，已经深入地研究了单轴应力(即，沿着一个晶向施加的应力)对半导体器件的性能的影响，尤其是对构建在硅基板上的MOSFET(或者简而言之″FET″)器件的性能的影响。就使用硅沟道的PMOSFET(或者，简而言之″PFET″)而言，沟道中少数载流子(在此情形中为空穴)的迁移率在沿着沟道方向的单轴压缩应力下增加，也即，所述方向是空穴的移动方向或连接漏极到源极的方向。相反地，就使用硅沟道的NMOSFET(或者，简而言之“NFET”)器件而言，沟道中少数载流子的迁移率(在此情形中为电子)在沿着沟道方向的单轴拉伸应力下增加，也即，所述方向是电子移动的方向或连接漏极到源极的方向。提高PMOSFET与NMOSFET之间的载流子迁移率的应力类型的这些相反的要求，已经导致了用于施加至少两种不同类型的应力到相同集成芯片上的半导体器件的现有技术的方法。

在MOSFET的沟道上，可替换地被称为″应力工程″或″应变工程″的不同方法在现有技术中是已知的。

一组方法产生了″全局应力″，也即，施加到从基板产生的整体晶体管器件区域的应力。全局应力是利用如下结构产生的，例如SiGe应力松弛缓冲层、Si:C应力松弛缓冲层或绝缘体上的硅锗结构。

另一组方法则产生″局部应力″，也即，从局部结构仅仅施加到与该沟道相邻的局部区域的应力。局部应力是利用如下结构所产生的，所述结构例如是应力衬里、嵌入的SiGe源极/漏极结构、嵌入的Si:C源极/漏极结构、产生应力的浅槽隔离结构与产生应力的硅化物。关于使用这些方法的半导体器件，已经报导了高达50％的导通电流的增加与高达40％整体芯片速度的增加。

施加局部应力的其中一种最普遍的方法是使用应力衬里或″应力膜″。因为每个应力衬里都具有特定的应力水平，或压缩或拉伸，因此两个单独的应力衬里一般被称为″双衬里″，其被用来分别在同一个集成电路的两个不同区域中产生拉伸应力和压缩应力。形成两个单独衬里的一种示例性方法披露在Doris等人的美国专利申请公开号2005/0093030A1中，其披露了使用两个单独衬里，以使得NFET区域被直接叠覆下层的NFET、可选的电介质层与压缩膜的拉伸膜所覆盖，同时PFET区域则仅仅被压缩膜覆盖。在NFET区域之上的膜堆叠对下层NFET施加拉伸应力，且PFET区域之上的压缩膜则对下层PFET施加压缩应力，从而使得PFET与NFET两者通过应力工程而具有增强的性能。

根据现有技术，然而，在PFET区域与NFET区域之间的边界附近的部分PFET区域之上的压缩膜的存在是不利的，这是因为压缩膜通过拉伸膜和可选的电介质层向下层PFET施加压缩应力。因此，在压缩膜和拉伸膜叠覆的边界区域下，拉伸膜所产生的拉伸应力被叠覆的压缩膜产生的压缩应力部分抵消。

由于需要额外的掩膜以从NFET区域之上蚀刻掉压缩膜，因此将压缩膜从NFET区域上方移除将要面对一些挑战。将光致抗蚀剂上的暴露图案的边缘与事先存在的图案化的拉伸膜边缘对准会遭遇固有光刻叠覆的变化。依据光致抗蚀剂与事先存在的图案化的拉伸膜边缘的叠覆，可能会形成不具有任何拉伸膜或压缩膜的区域，或者可选地，可能会形成具有拉伸膜和压缩膜两者的区域。这两种膜之间的边界的特性会影响相邻MOSFET上的应力水平，并导致MOSFET性能的变化。此外，边界的特性也影响随后在源极和漏极区域中和栅电极顶部上(例如，在反向器的栅电极上)的接触孔的蚀刻工艺。