[发明专利]包含具有工艺容限配置的基板二极管的SOI器件以及形成该SOI器件的方法

说明书

技术领域

本发明之揭示系大致有关集成电路之形成，且尤系有关可被用于热感测应用等的应用之复杂绝缘层上覆硅(SOI)电路之衬底二极管。

背景技术

集成电路之制造需要根据指定电路布局而在特定芯片区上形成的晶体管等大量之电路组件。一般而言，目前可实施复数种工艺技术，其中对于诸如微处理器、储存芯片、及特定应用集成电路(ApplicationSpecific IC；简称ASIC)等复杂的电路而言，CMOS技术由于其在工作速度及(或)电力消耗及(或)成本效率上之优异特性，而成为一种目前最有前景的技术。在使用CMOS技术制造复杂集成电路期间，系在包含结晶半导体层的衬底上形成数百万个互补的晶体管(亦即，N信道晶体管及P信道晶体管)。不论所考虑的是N信道晶体管或P信道晶体管，MOS晶体管都包含所谓的PN接面(junction)，该等PN接面系由高浓度掺杂的漏极及源极区与被配置在该漏极区及该源极区间之相反极性或低浓度掺杂的信道区之间的界面形成。

该信道区的导电系数(conductirity)(亦即，导电信道的驱动电流能力)受到在该信道区之上形成且由薄绝缘层与之隔开之栅电极(gateelectrode)的控制。在形成导电信道之后因将适当的控制电压施加到栅电极而产生的该信道区之导电系数系取决于掺杂剂浓度、多数电荷载子的移动率(mobility)，且对于该信道区沿着晶体管宽度方向的特定延伸区而言，又系取决于也被称为信道长度的源极与漏极区间之距离。因此，配合在将该控制电压施加到栅电极时在该绝缘层之下迅速地产生导电信道的能力，该信道区的导电系数实质上决定了MOS晶体管的效能。因此，现今工艺之面向造成信道长度减小，且系与信道电阻系数(resistivity)之减小相关联，而使该信道长度的减小成为实现集成电路工作速度增加的首要设计准则。

有鉴于先前的面向，绝缘层上覆半导体或硅(Semiconductor orSilicon On Insulator；简称SOI)架构除了其它的优点，由于该架构较小的PN接面寄生电容(parasitic capacitance)之特性，而持续地在MOS晶体管的制造上取得重要地位，因而可具有比基体晶体管(bulk transistor)更高的开关速度(switching speed)。在SOI晶体管中，有漏极及源极区以及信道区位于其中之半导体区(也被称为本体(body))系以介电材料包封(encapsulate)。此种配置提供了重大的优点，但也产生了复数个问题。基体器件的本体系在电气上被连接到衬底，因而将指定的电位(potential)施加到衬底，而将基体晶体管的本体维持在指定的电位，但是SOI晶体管的本体与基体器件的本体不同，并未被连接到指定的参考电位，因而除非采取适当之对策，否则该本体的电位通常可能因少数电荷载子的累积而是浮动的(float)。

诸如微处理器等的高效能器件之另一问题是因大量的热产生而进行之有效率的器件内部温度管理。由于埋入绝缘层造成的SOI器件之较低散热能力，所以对SOI器件中之瞬间温度(momentary temperature)的对应之感测是特别重要的。

通常对于热感测应用而言，可使用适当之二极管结构，其中二极管的对应特效能够取得与该二极管结构附近的热状况有关之信息。根据二极管结构而取得的各别量测资料之敏感性及正确性可能大部分取决于二极管的特性，亦即，取决于二极管的电流/电压特性，而二极管的电流/电压特性则系取决于温度及其它参数。因此，对于热感测应用而言，通常最好是能提供实质上“理想的”二极管特性，以便提供精确地估计半导体器件内的温度状况之可能性。在SOI器件中，通常是在位于埋入绝缘层之下的衬底材料中形成对应的二极管结构(亦即，各别的PN接面)，且系在该埋入绝缘层之上形成被用来在其中形成晶体管组件之“主动(active)”半导体层。因此，可能需要至少某些额外的工艺步骤，用以诸如蚀刻通过该半导体层或对应的沟槽隔离区及蚀刻通过该埋入绝缘层，以便露出结晶衬底材料。另一方面，通常将形成衬底二极管之流程设计成：与形成诸如晶体管结构等的实际电路组件之工艺有高度的兼容性，且不会对实际电路组件有不当的负面效应。