[发明专利]用于非易失性闪速存储器的异质BIMOS注入工艺

说明书

背景技术

诸如“NOR”型闪存的传统非易失性存储器依赖于被称为沟道热电子注入(CHEi)的工艺来对浮栅进行充电，浮栅例如为夹在三层叠置体中的两个氧化物层之间的多晶硅或氮化物层。CHEi工艺发生在MOSFET的漏极和/或源极区域附近。在这一充电周期(即“写入周期”)期间，由漏极区偏压V_DS引起的水平电场将电子从源极区加速到漏极区。这些电子然后冲击电离漏极的耗尽区中的电子-空穴对。所产生的空穴在衬底中复合，而电子可能被栅极上的垂直场进一步加速，并注入到浮栅中。令人遗憾的是，CHEi过程的效率相当低，因为在大致一百万个电子中仅有一个电子最终会迁移穿过栅极氧化物，且因为注入仅局限于漏极区。

集成电路器件的尺寸不断在减小，NOR闪速存储器件的缩小要求在不断变大的阵列中维持断路状态漏极电流，以满足功率要求。在选定位线并在其上提供高偏压以进行CHEi编程时，这种要求受影响最大。使共享所选位线的用于存储单元的未选字线保持为低，以使其浮栅保持低于阈值，但一个选定存储单元的CHEi编程所需的高漏极场会在很多未选存储单元中导致漏极引起的势垒降低泄漏。为了减少泄漏，沟道掺杂保持尽可能地高，并限制栅极长度的缩小。因此，漏极截止泄漏度量限制着存储单元尺寸的缩小，因此限制着最终的存储单元阵列能够做得多么紧凑。因此，非常需要一种能够维持和提高CHEi编程速度(即提高注入效率)但又减小未选存储单元中的漏极场的方法。

附图说明

图1A是根据本发明实施方式的未工作的异质BiMOS注入系统；

图1B是针对图1A的异质BiMOS注入系统的能级图；

图2A是根据本发明实施方式的工作中的异质BiMOS注入系统；

图2B是针对图2A的异质BiMOS注入系统的能级图。

具体实施方式

这里所述的是对NOR晶体管的浮栅进行充电的系统和方法。在以下描述中，将利用本领域技术人员为向其他本领域技术人员传达其工作内容而通常采用的术语来描述示例性实施方式的各方面。然而，本领域的技术人员将会明了，可以仅利用一些所述方面来实施本发明。出于解释的目的，对具体的数量、材料和构造进行了阐述，以便对示例性实施方式有透彻的理解。然而，本领域的技术人员将会明了，可以在没有这些具体细节的情况下实施本发明。在其他情况下，省略或简化了公知特征，以免使示例性实施方式不清楚。

将把各个操作描述为多个分立的操作，反过来讲，也是以最有助于理解本发明的方式来描述的，然而，不应将描述的顺序视为暗指这些操作必定与顺序有关。具体而言，不必按照所呈现的顺序来执行这些操作。

本发明的实施方式介绍了一种可代替常规沟道热电子(CHE)注入方法使用的用于将电子注入到浮栅结构中的工艺。根据本发明的实施方式，使用异质BiMOS工艺对NOR闪速存储器单元晶体管的浮栅进行充电。本发明的异质BiMOS工艺实现了异质双极注入机制，如下所述，该机制能够在低于CHE工艺或常规Fowler-Nordheim隧穿所需的电场下实现在整个晶体管沟道上的均匀注入。异质双极注入机制使用硅和硅锗的组合来提高在较低栅极和漏极电场下的电子注入效率，从而实现存储单元的进一步缩小并改善可靠性。结果是较低的断路状态泄漏和降低的功耗。

图1A示出了根据本发明实施方式的异质BiMOS注入系统100的结构。在图1A中，异质BiMOS注入系统100没有工作，换言之，未施加电压。下面的图2A示出了在异质BiMOS注入系统100工作时发生的变化。

图1A所示的异质BiMOS注入系统100的基本元件是可用作非易失性NOR存储单元的浮栅金属氧化物半导体场效应晶体管(MOSFET)101以及在适当条件下用作双极晶体管的多层衬底102。衬底102可以是半导体衬底，可以在其上构建完整的集成电路。如将在下文所解释的那样，多层衬底102的双极晶体管功能使得异质BiMOS注入系统100能够利用低于CHE或常规Fowler-Nordheim隧穿所需的栅极感应电场使电荷载流子加速并将它们注入到浮栅MOSFET 101的浮栅极。

如图1A所示，浮栅MOSFET 101包括两个扩散区，即源极区104和漏极区106。利用常规晶体管制造工艺在衬底102的部分中形成这些扩散区，例如，利用离子注入技术对衬底102的适当部分进行掺杂。在本发明的实施方式中，源极区104和漏极区106可以是重掺杂N型区(即N+区)。源极区104和漏极区106可以包括端子104A和106A，可以通过所述端子施加电压。