[发明专利]半导体存储器件及其控制方法

说明书

相关申请的交叉引用

这是于2008年7月17日提交的，在PCT条约第21条(2)下 在日本公开的PCT申请No.PCT/JP2008/063344的继续申请。

本申请基于并要求来自于2007年8月31日提交的在先日本专 利申请No.2007-225996的优先权的权益，将其整个内容通过引用合 并于此。

技术领域

本发明涉及半导体存储器件及其控制方法，例如，涉及非易失 性地存储信息并具有纠错电路的存储器件，和控制该存储器件的方 法。

背景技术

在某些非易失性存储器件中，控制数据存储的物理量的状态随 着时间的流逝而改变。如果经过的时间到达预定长度，则数据可能丢 失。存在各种类型的具有这种特性特征的存储器件。这种存储器件之 一是，例如，使用具有所谓的层叠栅极结构的晶体管作为存储单元的 非易失性半导体存储器件。

层叠的栅极结构包括顺序地堆叠在基底上的隧道绝缘膜，浮栅 电极，电极间绝缘膜，和控制栅电极。为在存储单元中存储信息，通 过隧道绝缘膜从基底向浮栅电极注入电子。在浮栅电极中累积的电荷 保持信息。在浮栅电极中累积的电荷随着时间的经过，通过隧道绝缘 膜漏向基底。因此，在存储单元中保持的信息可能随着时间的流逝而 丢失(在信息中可能出现错误)。

如果从信息存储时间开始经过的时间短，则在信息中很少出现 错误。另一方面，如果在信息存储之后经过了长时间，则在信息中出 现错误的概率很高。具有多个这种存储单元的存储器件有时包括用于 将错误的信息恢复到正确状态的纠错机制。

通常，为校正由于例如从信息记录开始经过了时间而在由多个 位形成的数据中包括的若干错误，需要具有高纠错能力的校正机制。 具有高纠错能力的校正机制具有大的电路规模且要求高功耗和长的处 理时间。通常，为保证即使在从信息存储开始经过长时间之后也能恢 复正确的信息，存储器件使用具有高纠错能力的校正机制。无论从信 息存储开始经过的时间长度如何，高性能的纠错机制都能同样地发挥 作用。

因此，即使在读取仅存储了短时间的信息时，也使用高性能的 纠错机制。因为待读取的信息没有包括那么多的错误，因此高性能的 纠错机制的使用是浪费的。这导致存储器件中功率的浪费。

为增强纠错能力，通常，需要纠错目标信息的大小是大的。例 如，不对于512字节数据产生纠错码，而是，例如，对于通过级联多 个512字节数据而获得的4k字节数据产生纠错码。这增强了纠错能 力。但是，在该方法中，即使在读出512字节数据时，也总是必须读 出4k字节数据。这也导致存储器件中功率的浪费。

关于该应用的现有技术的参考信息是JP-A 63-275225 (KOKAI)。

在该参考中，公开了具有高纠错能力的校正设备。

发明内容

根据本发明的方面，提供了半导体存储器件，包括：多个检测 码产生器，被配置为分别产生多个检测码以检测多个数据项中的错 误；多个第一校正码产生器，被配置为分别产生多个第一校正码以校 正多个第一数据块中的错误，第一数据块中的每一个包括数据项之一 和相应的检测码；第二校正码产生器，被配置为产生第二校正码以校 正第二数据块中的错误，该第二数据块包括第一数据块；和半导体存 储器，被配置为非易失性地存储第二数据块，第一校正码和第二校正 码。

根据本发明的方面，提供了半导体存储器件，包括：控制半导 体存储器件的方法，该方法包括：分别产生多个检测码以检测多个数 据项中的错误；分别产生多个第一校正码以校正多个第一数据块中的 错误，第一数据块中的每一个包括数据项之一和相应的检测码；产生 第二校正码以校正第二数据块中的错误，该第二数据块包括第一数据 块；和非易失性地存储第二数据块，第一校正码和第二校正码。

附图说明

图1是示意地图示根据实施例的半导体存储器件的框图；

图2是图示纠错电路的与数据写入相关联的主要部分的框图；

图3是图示在写入时的临时存储电路3中的数据状态图；

图4是图示图3之后的状态的图；

图5是图示图4之后的状态的图；

图6是图示纠错电路的与数据读相关联的主要部分的框图；

图7是图示第二纠错单元的操作的实例的图；