[发明专利]半导体存储器装置

说明书

相关申请的交叉引用

本申请基于在2008年1月28日提交的在先的日本专利申请 No.2008-16252并要求其优先权，在这里并入其全部内容作为参考。

技术领域

本发明涉及半导体存储器装置。

背景技术

通常，在闪速存储器装置中，使用冗余块来取代缺陷块。然而，如果 在装运检查时在存储器芯片中发现的缺陷块的数目等于或大于预定的数 目，则将该存储器芯片识别为缺陷芯片。

日本专利公开No.1997-146849公开了一种通过隔离发生故障的存储 器来改善系统可靠性的存储器重构方法。

最近，发展了具有大容量的闪速存储器装置，并且为了满足对更大容 量和对平面表面上的减小的面积的需要，公知三维堆叠NAND闪速存储 器，其包括层叠在一个芯片中的多个层，该多个层中的每一层(此后，称 为存储器基元层)均具有存储器基元阵列。

发明内容

本发明的实施例提供了一种半导体存储器装置，其特征在于包括：

堆叠的存储器基元阵列，其具有层叠的多个存储器基元层，其中单独 的存储器基元层中的每一个具有多个块；

层品质信息存储电路，其可存储层品质信息(quality information)， 所述层品质信息指示出所述单独的存储器基元层是正常存储器基元层还是 缺陷存储器基元层，以便将其中所发现的缺陷块的数目等于或大于预定数 目的存储器基元层识别为缺陷存储器基元层并将其他的存储器基元层识别 为正常存储器基元层；以及

地址转换电路，其中如果从外部输入的外部输入的地址对应于在所述 缺陷存储器基元层中的块，则所述外部输入的地址被地址转换以便对应于 在所述正常存储器基元层中的块。

附图说明

图1是示出闪速存储器装置的整个配置的图；

图2A是示出堆叠的存储器基元阵列的配置的图；

图2B是示出单独的块(块mi)的配置的图；

图3A是示出在地址转换之前的地址表的图；

图3B是示出在地址转换之后的地址表的图；

图4是示出Rom熔丝的配置的图；

图5是示出根据第一实施例的地址转换操作的图；

图6是示出块解码器的电路的图；

图7是示出传输门部分的图；

图8是示出块的物理隔离操作的状态转变图；

图9是示出通过复用器电路产生层选择信号(层选择[0]至[3])的图；

图10是示出通过电平移位器电路(level shifter circuit)产生V_PGMH信号的图；

图11是示出图10的电平移位器电路的等效电路的图；

图12是根据第二实施例的流程图；

图13是根据第三实施例的流程图；

图14是示出三维堆叠的NAND闪速存储器的配置的图；

图15是示出读出放大器(sense amplifier)的电路配置的实例的图；

图16是示出ReRAM存储器基元阵列的配置的图；以及

图17是具有四个层叠的存储器基元层的ReRAM的截面图。

具体实施方式

在描述本发明的实施例之前，将先描述本发明人获得本发明的背景。

图14示出了具有多个存储器基元层1a、1b、1c和1d以及读出放大 器21的三维堆叠的NAND闪速存储器的配置。每一个存储器基元层1a、 1b、1c和1d具有位于位线22与字线23的交叉位置处的存储器晶体管(未 示出)。将预定数目的存储器晶体管分组为存储器单元。以存储器单元为 单位进行共同擦除。读出放大器21基于将读取的存储器基元的开或关状态 而检测非常小的量的电势改变，并判定所读取的数据。读出放大器21被设 置为为图14中的存储器基元层1a、1b、1c和1d的对应的位线所共有， 并被配置为通过开关(未示出)进行切换。