[发明专利]半导体材料内的沟槽形成

说明书

技术领域

本发明总体涉及一种半导体器件，更具体而言，涉及半导体材料 内的沟槽形成。

背景技术

减小一个或多个半导体器件需要的布局面积，这对于降低集成电 路成本是重要的。

附图说明

本发明通过示例被示出，但不局限于附图，在图中相同的附图标 记表示类似的元素。图中的元素是出于简单清楚目的而示出的，不一 定按比例绘制。

图1以顶视图示出根据现有技术的电路1。

图2以顶视图示出根据本发明一个实施例的电路101。

图3以顶视图示出根据本发明一个实施例的电路101。

图4至23以截面图示出根据本发明一个实施例的半导体器件10。 应注意，偶数图4-22使用同一分割线(见图3)，而奇数图5-23使用 不同的分割线(见图3)。

具体实施方式

这里描述的半导体衬底可以是任何半导体材料或材料的组合，例 如砷化镓、锗硅、硅绝缘体(SOI)、硅、单晶硅、类似的材料或以上的 组合。

现有技术图1示出具有2x2位单元(如位单元2)阵列的现有技术六 晶体管位单元静态随机存取存储器(SRAM)电路1。如现有技术图1 所示，晶体管布局通常需要将栅极层4绘制成具有延伸越过晶体管有 源区5的边缘的非零延伸或端帽6，以考虑有源区临界尺寸的重叠误差 (overlay misalignment)或工艺差(process variation)。然而，这导致 一些电路所需的布局面积增大。例如，在现有技术图1所示的电路1 中，尺寸C的最小值由尺寸A和B二者的最小值决定。尺寸A是延伸 经过有源区的所需的最小栅极交叠量(如端帽的长度)。尺寸B是能 够使两个端帽的端部之间(如在端帽6和端帽7之间)图案化的最小 间隔。在所示实施例中，尺寸B的最小值由可用的加工技术确定。尺 寸C是两个分离的半导体器件有源区之间的距离。在图1(现有技术) 中，尺寸C的最小值由尺寸A和B二者的最小值确定。如果C不由尺 寸A和B确定，将有可能减小尺寸C(如两个分离的半导体器件的有 源区之间的距离)。

图2示出具有2x2位单元(如位单元102)阵列的六晶体管位单 元静态随机存取存储器(SRAM)电路101。通过在形成隔离沟槽之前 形成半导体器件(如晶体管)，有可能除去端帽(图1的6和7)。换 言之，可将图1(现有技术)的尺寸A减小到图2电路101中的零。 现在，尺寸C与B相同。且C的最小尺寸由可用的加工技术确定。

图3示出形成沟槽(如108)之后的图2的SRAM电路101。由 于形成了沟槽(如108)，可将栅极(如104)制成与有源区(如105) 有共同边界。这里“有共同边界”是这样定义的，即当在有源区105 和115之间形成具有宽度C’的沟槽108时，栅极(如104)和有源区 (如105)在同一垂直面结束，或者近似在同一垂直面结束。注意，每 个六晶体管位单元102(见图2和3)所需的面积已经比位单元2(见 图1)所需的面积减小。减小SRAM中每个位单元的面积可使半导体 晶圆尺寸非常明显地减小，从而明显地降低集成电路的成本。虽然图 2-3中所示的电路101为SRAM电路，但本发明可用于任何类型的电路。

注意，偶数图4-24是沿图3所示的下述分割线的截面图，该分割 线示出与晶体管电流流动方向垂直的平面。应注意，奇数图5-25是沿 图3所示下述分割线的截面图，该分割线示出与晶体管电流流动方向 平行的平面。

图4和5以两种不同的截面图(见图3的分割线)示出根据本发 明一实施例的半导体器件10。在所示实施例中，器件10包括SOI(绝 缘半导体)晶片，它包括衬底12、位于衬底12上的绝缘层14以及位 于绝缘层14上的半导体层16。栅极介质层18由介质材料构成，并在 半导体层16上面形成。栅极介质层18可以被生长、沉积或用任何其 他合适技术形成。栅极层20由导电材料构成，并在栅极介质层18上 面形成。栅极层20可被沉积或用任何其他合适方法形成。

图6和7以两种不同的截面图(见图3的分割线)示出根据本发 明一个实施例的半导体器件10。在所示实施例中，栅极层20经过图案 化。在一个实施例中，使用光刻胶掩模和后续刻蚀进行图案化。在替 换实施例中，可使用任何合适的技术进行图案化。