[发明专利]平面扩展漏极晶体管及其制造方法

说明书

技术领域

本发明涉及一种平面扩展漏极晶体管及其制造方法。

背景技术

扩展漏极MOS(EDMOS)晶体管是在嵌入电源市场中使用的主要器件。其结构与传统的MOSFET类似。EDMOS晶体管包括有在漏极区和沟道区之间的被称为漂移区的一个区，该漂移区被低度或轻度掺杂。此漂移区被用来得到比在沟道和漏极之间的p-n结更高的击穿电压。

图7图示出了与例如美国专利申请2004/002196所示的EDMOS类似的一种传统的EDMOS晶体管。图7A中以沿着从源极到漏极的纵轴的截面图形式的一个NMOS晶体管。图7A的EDMOS晶体管700包括基片701，在基片701上形成有不同的区。在图7A中从左至右，通过高掺杂区(N++)形成源区702，并且示出该源区702连接到源区接触703。随后通过一个P阱形成一个沟道区704，在沟道区704之上形成控制栅极705，控制栅极705具有控制栅极接触706，并且该控制栅极705通过栅极绝缘层707与沟道区704绝缘。随后在该基片中形成仅被轻度掺杂(N-)的漂移区708。高度掺杂区(N++)形成漏极区709，该漏极区709被连接到漏极接触710。箭头711示意说明了电流的流动。图7B示出了图7A所示EDMOS晶体管700的透视图。为了直观起见，漏极区709和漂移区708的一部分被切掉。而且，不同区被展示为简单的立方体。

根据需要的击穿电压类型，决定该漂移区是否被扩展和/或被降低或增加掺杂。因此对于低击穿电压来说，此漂移区的长度相对较小，且其掺杂相对较高。但这将导致的这样的情况，即该晶体管或器件的总体电阻相对受限，并且该总体电阻主要由沟道电阻所决定。

发明内容

本发明的一个目的是提供一种平面扩展漏极晶体管及其制造方法，其中该平面扩展漏极晶体管在优选地不占较大面积的同时可最佳地展现低电阻特性并且因此可同时实现较大电流通过该晶体管。

为了实现本发明上述目的，本发明独立权利要求的技术方案提供一种平面扩展漏极晶体管及其制造方法。

根据一个示例的实施例，提供的平面扩展漏极晶体管包括：控制栅极、漏极区、沟道区、以及漂移区，其中该漂移区被设置在该沟道区和该漏极区之间。而且，该控制栅极被至少部分地埋入到该沟道区中，并且该漂移区包括的掺杂材料密度低于该漏极区的掺杂材料密度。具体地说，该平面扩展漏极晶体管可能包括一个漂移区。即，在该漏极区和该沟道区之间仅设置一个漂移区，而在源极区和沟道区之间不设置漂移区，即该沟道区和源极区彼此衔接。而且，该控制栅极和该沟道区可通过一栅极绝缘层彼此绝缘。

根据本发明的示例的实施例，提供了一种制造平面扩展漏极晶体管的方法，其中该方法包括步骤：在基片上形成半导体层，其中该半导体层具有与该基片接触的第一侧和形成一个表面的第二相对侧；并且，通过去除在半导体层的第一部分中的该半导体层的一部分来形成伸入到该半导体层的第一部分中的一个沟槽，使得该沟槽在该半导体层的表面下方的至少一部分被去除。而且，在该沟槽中形成一个控制栅极，并且通过在该半导体层中形成漏极区、源极区、漂移区和沟道区而形成一个平面扩展漏极晶体管，其中在该第一部分中形成该沟道区，使得该控制栅极的至少一部分被该沟道区掩埋。具体地说，可以在形成该控制栅极之前在该沟槽中形成一栅极绝缘层。而且，可选地，可通过该半导体层的第一部分的剩余部分，即由在该沟槽的形成过程中未被除去的部分来形成该沟道区。具体地说，该沟槽可以具有一梯形截面。根据此示例的实施例，可通过任何适用的基片，例如通过SOI基片，来形成该基片。

术语″平面的″特别表示相对于基片的延伸而言该晶体管是水平设置，并且可尤其区别于所谓的垂直晶体管。

术语″掩埋″可具体表示第一层的至少一部分(例如控制栅极)被设置在第二层的表面之下(例如沟道区)。例如，第一层可被第二层完全包封，或可在第二层中形成的沟槽中形成该第一层。因此，实现的设计方案是，该控制栅极的至少一部分被定位在由沟道区的表面水平面形成的水平面之下。作为选择，当然可能在第一层和第二层之间有第三层，例如栅极绝缘层。

术语″漂移区″可以具体地表示在漏极区和沟道区之间的一个区，即低或轻掺杂的一个区。具体地说，漂移区的掺杂可通过与漏极区相同的掺杂材料来实现，但掺杂较低浓度，即在漂移区施加比漏极区较低离子的掺杂。此漂移区可被用来得到比在沟道和漏极之间的p-n结更高的击穿电压。