[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及包含氟掺杂碳膜的内绝缘层的半导体器件的制造方法以及 包含该氟掺杂碳膜的半导体器件。

背景技术

多层配线结构用于提高半导体器件的集成。

虽然多层配线结构用于提高半导体器件的集成，但是随着信号频率增 大，信号更易于传输通过内绝缘层。因此，需要减小内绝缘层的介电常数， 以进一步增加半导体器件的操作速度。通常，使用SiO₂膜(二氧化硅膜)， SiO₂的相对介电常数(以下称为介电常数)是4.0，介电常数为3.6的SiOF 膜作为较小介电常数材料正在研究中。近来，作为介电常数为2.8-3.2的低 介电材料的SiOCH膜已经用于实际应用中。因此，内绝缘层的研究与开 发潮流是基于掺杂有氟或碳的硅(Si)为主的材料的发展技术。

为了这种需求，正在研究氟掺杂碳膜(碳氟膜)，以用作具有低介电 常数的材料，其相对于常规材料成本较低。氟掺杂碳膜的介电常数可减小 至约1.8，因此人们相信氟掺杂碳膜是作为可应用于高速操作器件的内绝缘 层的有前景的膜。另一方面，氟掺杂碳膜包含碳作为主要元素，因此氟掺 杂碳膜的特性与常规膜的特性显著不同。例如，与包含硅作为主要元素的 膜相比，氟掺杂碳膜的劣势包括：耐热性较差、机械强度低和对等离子体 蚀刻工艺的抗蚀刻性低。

由此，应用于半导体器件的由氟掺杂碳膜形成的多层结构和制造方法 与由硅作为主要元素构成的常规膜的那些不同。以下简述使用氟掺杂碳膜 (F-掺杂碳膜)作为内绝缘层的配线图案形成工艺、双镶嵌工艺。

图8(a)显示在形成于衬底100上的下部电路层101上形成上部电路 层的工艺过程中的工艺步骤。包括F-掺杂碳膜102、铜(Cu)配线层103、 由例如SiCN(硅碳氮化物)制成的覆膜104、阻挡金属膜105、和用于防 止配线材料(在这种情况下为Cu)扩散进入F-掺杂碳层102的阻挡膜106。 在下部电路层101上，从底部至顶部形成如下多层薄膜：F-掺杂碳膜112、 覆膜114、由例如Ti(钛)制成的金属膜117、牺牲膜118和光刻胶掩模 119。F-掺杂碳膜112(102)通过使衬底100暴露于由处理气体所产生的 等离子体气氛而形成，所述处理气体包括具有环结构的C₅F₈气体，如氟化 碳气体。

在形成图8(a)中显示的多层结构之后，对如图8(b)所示的F-掺 杂碳膜112实施形成凹陷部分122的工艺。该工艺包括：使用光刻胶掩模 119形成牺牲膜118，使用牺牲膜118形成用于F-掺杂碳膜112的通孔120， 和使用通过图案化金属膜117形成的硬掩模在F-掺杂碳膜112中形成沟槽 121(用于配线材料的沟槽)。然后，如图8(c)所示，形成阻挡金属膜 115来覆盖凹陷部分122的内部和配线层103的暴露表面，随后采用配线 材料铜113填充凹陷部分122。然后，通过CMP(化学机械抛光)移除过 量的铜113和金属膜117，如图8(d)所示。

在CMP工艺中，为保护F-掺杂碳膜112免受直接机械力，如图8(d) 所示，停止CMP工艺以保留部分覆膜114。此外，通过氧化在配线层113 的表面上形成氧化膜123。如果氧化膜123保留在其上，配线层113的电 阻增加。为了使得氧化膜123还原(去氧)，如图8(e)所示，通过由激 发的氨(NH₃)气体产生的等离子体(即NH₃等离子体)辐照衬底100。 F-掺杂碳膜112如果暴露于NH₃等离子体则受到蚀刻。然而，如上所述， 盖膜114保留在表面上，使得盖膜114作为防护膜，因为没有暴露膜112， 从而使得NH₃等离子体不会蚀刻F-掺杂碳膜112。然后，在包括配线层113 表面的整个衬底100上形成阻挡膜116，完成了上侧电路层的形成工艺(图 8(f))。随后通过后续类似工艺，制造半导体器件的多层结构。