[发明专利]应变强化型半导体器件及用于该半导体器件制作的方法

说明书

技术领域

本发明大致上是有关应变强化型半导体器件及用于该半导体器件 制作的方法。具体而言，本发明尤系关于具有应变引发嵌入区域(strain inducing embedded region)的半导体器件及用于制作此器件而不会导致 该应变消除的方法。

背景技术

现今大部份之集成电路(IC)是利用复数个互连(interconnected)的场 效晶体管(Field Effect Transistor；FET)(亦称为金属氧化物半导体场效晶 体管(Metal Oxide Semiconductor Field Effect Transistor；MOSFET)或简 称为MOS晶体管)来予以实作。FET包含有做为控制电极的栅极电极 和相隔开的源极和漏极，电流可在分隔开的源极和漏极之间流通。施 加于栅极电极的控制电压控制着流经源极和漏极电极间的沟道之电流 的流动。

与MOS晶体管相关联之重要的参数是当器件导通时从源极到漏 极间的器件电阻(device resistance)(导通电阻(“on resistance”))。总导通 电阻是沟道电阻(channel resistance)加上外部电阻(external resistance)的 总合。沟道电阻系在器件沟道中之多数载子之移动率(mobility)的函数。 在其它参数相同的条件下，移动率愈高则沟道电阻愈低。外部电阻包 含一些组件，包括但不限于经过各源极区和漏极区的电阻以及与源极 区和漏极区的接触电阻。众所皆知经由施加应变(strain)于沟道区域可 强化多数载子的移动率。压缩性纵向应变(compressive longitudinal strain)可增强在P-沟道MOS(PMOS)晶体管的沟道中之多数载子电洞的 移动率；而张力性纵向应变(tensile longitudinal strain)可增强在N-沟道 MOS(NMOS)晶体管的沟道中之多数载子电子的移动率。此等沟道应变 可以经由嵌入应变引发单晶材料于晶体管之源极区和漏极区中来予以 引发。亦众所周知的是，藉由形成与源极区和漏极区接触的金属硅化 物层来减少外部电阻，此外部电阻包括经过源极区和漏极区的电阻和 与源极区和漏极区的接触电阻。不幸的是，在源极区和漏极区的金属 硅化物层之形成，有导致嵌入材料所产生位于沟道区的应变松弛之副 作用。因此硅化处理源极区和漏极区以减少外部电阻的方式，可能无 法减少经由嵌入应变引发材料而形成的沟道电阻。

于是，亟欲提供具有最佳总导通电阻的应变强化型半导体器件。 另外，亦欲提供具有低导通电阻的应变强化型半导体器件之制造方法。 再者，参考接下来的实施方式及所附之申请专利范围配合随附图式和 上述的技术领域及先前技术，本发明之其它期望特征和特性将变得显 而易见。

发明内容

根据一个实施例，提供一种利用受应变之沟道区隔开源极区和漏 极区的应变强化型半导体器件。该器件包含覆盖于该受应变之沟道区 上的栅极电极，以及接触该源极区和漏极区的薄金属硅化物接触件。 无电电镀之导电层覆盖于该薄硅化物接触件上，以及受应力的绝缘层 覆盖于该栅极电极上。

根据另一实施例，提供一种用于制造应变强化型半导体器件的方 法。一种应变引发的半导体材料系嵌入在该器件的源极区和漏极区中， 以引发在该器件沟道中的应变。薄金属硅化物接触件将形成于源极区 和漏极区以避免松弛已引发的应变。一层导电材料系选择性地沉积而 与该薄金属硅化物接触件接触，而金属化的接触件则形成于该导电材 料。

附图说明

以下将配合下列附图来说明本发明，其中同样的组件符号代表同 样的组件，并且其中

图1至图10以剖面图说明根据各种实施例的应变强化型MOS器 件及用于该MOS器件制作的方法；

图11至图14配合参考图1至图8，以剖面图说明根据替换实施例 之应变强化型MOS器件及用于该MOS器件制作的方法；以及

图15和图16配合参考图1至图10或图1至图14，以剖面图说明 根据又另一实施例之应变强化型MOS器件及用于该MOS器件制作的 方法。

具体实施方式