[发明专利]用于布图布线系统中设计优化的填充单元

说明书

技术领域

本发明涉及用于通过布局的应力工程提高集成电路性能的方法 和系统，以及由此制造的产品。

背景技术

很长时间以来就知道诸如硅和锗这样的半导体材料表现出压电 效应(机械应力引起的电阻中的改变)。例如，参见C.S.Smith “Piezoresistanceeffectingermaniumandsilicon”，Phys.Rev.，vol.94， pp.42-49(1954)，在此通过引用并入。压电效应已经成为某些类 型的压力传感器和应变仪的基础，但是仅在最近其才在集成电路制 造中受到关注。在集成电路制造中，一种主要的机械应力源是使用 的不同材料的不同的扩张和收缩。例如，典型的制造技术包括通过 用浅沟绝缘(STI)区域将其围绕来电绝缘一个或多个晶体管的组的 有源区域，该浅沟绝缘区域被蚀刻进入硅并且用绝缘物，诸如氧化 物填充。填充在提高的温度执行。在接下来的晶片冷却过程中，氧 化物趋向于比周边的硅收缩小，并且因而在器件的硅区域上形成侧 向压应力的状态。重要的是由STI区域在形成金属氧化物半导体场 效应晶体管(MOSFET)沟道的硅上施加的应力，因为，此应力的 压电影响能够影响载流子的迁移率以及因此通过沟道的电流(Ion)。 通常，沟道中的电子迁移率越高，晶体管的切换速度越快。

施加在硅区域的应力随着到应力产生界面的距离迅速减弱。在 过去，因此，当处理技术不能生产今天的极窄沟道宽度时，由于只 有扩散区域的边缘(接近STI区域)受到影响，所以应力引起的对 性能的影响可以忽略。沟道区域距STI区域很远从而不能产生任何 重要的影响。然而，随着处理技术不断收缩，压电效应对晶体管性 能的影响不再是可忽略的。

已经开发了各种方法来模拟在单个晶体管级应力对集成电路器 件行为的影响。这些方法包括，例如，采用技术计算机辅助设计 (TCAD)系统的全尺寸分析；以及在R.A.Bianchi等的，“Accurate ModelingofTrenchIsolationInducedMechanicalStressEffecton MOSFETElectricalPerformance”，IEEEIEDMTech.Digest，pp. 117-120(2002年12月)，美国专利公开No.2002/0173588(2003)， 以及在http://www.device.eecs.berkeley.edu/上可得到的，加州大学伯 克利分校(2003)，Xuemei(Jane)Xi等的，“BSIM4.3.0Model， EnhancementsandImprovementsRelativetoBSIM4.2.1”中描述的著名 的“扩散长度”(LOD)方法，所有内容在此通过参考并入本文。

使用由用于分析在单个晶体管级的应力影响的各种方法来表征 的行为来得出器件的电路级参数(例如SPICE参数)用于后继的宏 观级电路分析。该分析能够帮助预测电路是否将按预期操作并具有 什么裕度，或者是否需要修改设计或者布局。如果需要修改，其典 型地包括应用某种通用经验法则，诸如根据应力分析增加任意晶体 管的尺寸，其证明是弱于期望。但是增加晶体管尺寸会降低其它性 能度量，例如功率消耗，因此妥协方案变得必需。此外，应力对晶 体管性能的影响是布局敏感的。由于集成电路布局中典型的不规则 导致对布局中不同晶体管的性能的影响量的不同，因而典型地必须 逐晶体管地手工地做出这些类型的妥协方案。更进一步，如果使用 自动布图布线软件重布局修改的电路设计，则修改的布局将不同于 原始的，并且显示出与原始的不同的应力效应，通常完全推翻为调 节原始布局应力影响而进行的电路修改。

发明内容