[发明专利]垂直电流受控绝缘体上硅(SOI)器件及其形成方法

说明书

技术领域

一般而言，本发明涉及电流受控器件，更具体地，涉及电流受控绝缘体上硅(SOI)器件，其适于用作CMOS集成电路(IC)的静电放电(ESD)保护器件。 

背景技术

采用互补绝缘栅极场效晶体管(FET)技术所制造的集成电路(IC)芯片，通常称为CMOS，其对于静电放电(ESD)非常敏感。一次ESD事件会损坏电路FET，从而出现典型的CMOS IC失效。电荷可累积在栅极导体的表面上，例如，产生击穿氧化物电场，其中，在ESD事件中所经历的大电流将损坏各器件。因此，在加工和处理这样的精密半导体器件期间，尤其是对于本领域内最新的超薄氧化物CMOS技术来说，ESD是可靠性的关注重点。 

通常，在完成制造之后，IC芯片被封装到陶瓷或塑料封装内，该封装具有连接至封装引脚和芯片输入/输出(I/O)衬垫的引线。结果，连接至I/O衬垫的浮置栅极仍然特别容易受到ESD损坏。为缓解这一ESD问题，IC芯片通常在芯片衬垫处具有ESD保护器件。ESD保护器件将破坏性的大电流分流，使其不会流经所连接的器件。 

历史上，较老的体FET芯片依靠可控硅整流器(SCR)提供足够的ESD保护。典型的SCR保护器件作为高效能、高电流的钳位器(clamp)，其可以在低导通或钳位电压下和短响应时间内将ESD电流导离易损坏的器件。不幸地，一种被称为闩锁效应(latch-up)的现象是传统体CMOS技术中的常见设计问题。当在体衬底上将PFET及NFET设置得过于接近， 从而由于该设置而形成寄生水平SCR时，即会产生闩锁效应。噪声可以使该水平SCR导通，其会将FET反向偏置电压钳位在一起，且通常会损坏该芯片。消除闩锁效应(并降低器件电容以获得较佳的性能)是将CMOS移植到绝缘体上硅(SOI)上的主要动机。 

基本上，通过移植到SOI来消除固有SCR，显著增加了提供适宜的ESD保护器件的难度。体CMOS SCR设计在SOI中不能发挥很好的效用，这是因为根据该技术的特性，SOI表面层上的器件N型和P型特征结构完全相互隔离。因此，在SOI中设计常规SCR结构需要大范围的宝贵芯片有效区域。 

所以，需要例如用于SOI CMOS芯片的超薄氧化物技术的相对小的ESD保护器件，特别是需要占用非常少的芯片有源区域的SCR的器件。 

发明内容

因此，本发明的目的在于保护集成电路(IC)不受静电放电(ESD)影响。 

本发明的另一目的在于保护IC不受ESD影响，且同时将这种保护所导致的空间损失降至最低。 

本发明的另一目的在于将ESD保护器件所占用的IC空间降至最低。 

本发明的另一目的在于保护SOI CMOS IC不受ESD影响，同时将ESD保护器件所占用的IC空间降至最低。 

本发明的另一目的在于提供占用最少IC空间的无源电路部件。 

本发明涉及绝缘体上硅(SOI)集成电路(IC)芯片，其具有诸如垂直可控硅整流器(SCR)、垂直双极晶体管、垂直电容器、电阻器和/或垂直夹止电阻器(pinch resistor)等等的器件，以及制造所述器件(多个)的方法。这些器件形成在籽晶孔中，该籽晶孔穿过SOI表面层和绝缘体层而到达衬底。穿过籽晶孔在衬底中形成掩埋扩散区(例如，N型)。掺杂的外延层被形成在该掩埋扩散区上并包括多个掺杂层，例如，P型层和N型层。多晶硅(例如，P型)被形成在该掺杂的外延层上。在接触衬里中 形成到该掩埋扩散区的接触。 

附图说明

通过对本发明的优选实施例所做的详尽描述并参考附图，将更好地了解上述和其它目的、方面以及优点，在这些附图中： 

图1示出根据本发明的优选实施例，在绝缘体上硅(SOI)芯片中形成垂直可控硅整流器(SCR)的方法的实例。 

图2A-F示出形成优选的垂直SCR的截面实例。 

图3A示出该优选的垂直SCR的示意实例。 

图3B示出该优选的垂直SCR的典型电路应用。 

图4A-B示出该优选的垂直SCR的变化形式。 

图5A-B示出根据本发明的优选实施例形成的垂直双极晶体管。 

图6示出根据本发明的优选实施例形成的垂直去耦电容器的截面图。 

图7示出水平电阻器的实例，其形成方式基本上等同于形成优选的垂直SCR。 

图8示出垂直夹止电阻器的实例，其形成方式基本上等同于形成优选的垂直SCR。 

具体实施方式