[发明专利]将防护环或接触形成到SOI衬底的方法

说明书

技术领域

本发明涉及微电子器件及其制造。 

背景技术

在普通半导体衬底中，晶体管的有源半导体区域被设置在相反掺杂的体半导体区域的阱区域中。在这样的结构中，阱与体半导体区域之间的结电容会影响性能。为了提高性能，一些微电子器件具有在绝缘体上硅(“SOI”)衬底的SOI层中的有源半导体区域。SOI层通过诸如掩埋氧化物(“BOX”)层或其它介电层的绝缘层而与衬底的主或“体”半导体区域分隔。绝缘层通过消除在SOI层与体半导体区域之间的结电容而改善了性能。 

然而，SOI衬底比普通半导体衬底更为复杂。需要更复杂的处理以形成器件，并确保器件在使用期间维持功能性。具体而言，SOI衬底需要穿过BOX层并接触体半导体区域的导电过孔。以该方式，SOI衬底用作器件的公共节点或接地节点。图1示例出现有技术的接触结构，其中导电部件10延伸穿过受应力的氮化硅层12，且通过覆盖有硅化物层44的多晶硅插塞14而与SOI衬底20的体半导体区域16电连接。 

现有技术的接触结构的一个缺点为：仅仅为了形成接触结构就需要许多处理步骤。为了形成接触结构，SOI衬底20(图2)被光可成像层(photoimageable layer)26(例如光致抗蚀剂层)覆盖，其中该SOI衬底20具有设置在其中的沟槽隔离区域24和设置在其上的氮化物层22，然后光可成像层26被构图以在沟槽隔离区域24的边界内形成开口28，如图2所示。如图3所示，通过光致抗蚀剂层26而在沟槽隔离区域24和衬底的 BOX层18中构图开口30，从而在开口内暴露体半导体区域16。如图4所示，去除光致抗蚀剂，然后用多晶硅层32填充在沟槽隔离区域24和BOX层18中的开口，以接触体半导体区域16。然后，减小与体半导体区域16接触的多晶硅填充物32的高度，并平面化至沟槽隔离区域24和衬垫氮化物层22的主表面(图5)。如图6所示，然后去除衬垫氮化物层，在该情况下，多晶硅插塞32可向上突出在衬底的有源半导体区域42之上。可形成诸如场效晶体管40的器件，其具有设置在有源半导体区域42内的沟道区域41。再次参考图1，然后，在多晶硅插塞14的顶上和FET 40的栅极导体的顶上形成硅化物区域44和45，之后形成层间介电层46。然后，形成导电部件10和过孔50，其延伸穿过层间介电层46和受应力的氮化物层12以接触硅化物层44和45。 

在这样的现有技术的方法中，关于图3、4、及5描述的处理的唯一目的为形成多晶硅插塞14，其构成了与体半导体区域16接触的导电结构的一部分。因此，希望减小形成导电接触结构所需的处理量。 

发明内容

根据本发明的一个实施例，提供一种形成与绝缘体上半导体(“SOI”)衬底的体半导体区域接触的导电部件的方法。在覆于沟槽隔离区域上面的保形层中形成第一开口。所述沟槽隔离区域与所述衬底的SOI层共享边缘。希望地，在所述保形层的顶面和所述沟槽隔离区域之上沉积介电层。然后，形成第二开口，所述第二开口延伸穿过所述介电层和所述保形层中的所述第一开口。希望地，在所述第二开口内暴露所述体半导体区域的部分和所述保形层的顶面。然后，可以用金属或半导体中的至少一种填充所述第二开口，以形成与所述体半导体区域的暴露的部分和所述保形层的顶面接触的导电部件。 

优选地，所述导电部件的宽度和长度中的每一个都对准所述SOI衬底的主表面，其中所述长度比所述宽度大不止十倍。 

根据本发明另一实施例，提供一种微电子结构，其可包括与绝缘体上 半导体(“SOI”)衬底的体半导体区域接触的导电部件。沟槽隔离区域覆于掩埋介电层上面。所述沟槽隔离区域与所述SOI层共享边缘。希望地，保形层覆于所述沟槽隔离区域上面。所述保形层具有顶面和开口，所述开口限定从所述顶面朝所述沟槽隔离区域延伸的壁。所述保形层的所述顶面包括邻近所述壁的唇部。希望地，介电层覆于所述保形层的所述顶面上面。希望地，将导电部件设置为与所述体半导体区域导电连通。例如，所述导电部件可基本上由半导体、金属、或导电的金属化合物中的至少一种构成。所述导电部件可延伸穿过所述介电层、所述保形层中的开口、所述沟槽隔离区域以及所述掩埋介电层。希望地，所述导电部件与所述保形层的唇部接触。 

附图说明

图1是示例包括导电过孔的现有技术的结构的截面图。 

图2-6是示例制造图1所示的现有技术的结构的方法的截面图。 

图7A是示例根据本发明的实施例的包括多个微电子元件且均具有防护环的衬底的平面图。