[发明专利]在半导体装置中通过使用在双应力衬层上方的额外层而获得的N沟道晶体管的增进的晶体管效能

说明书

技术领域

本发明大体上是关于集成电路的领域，且尤关于根据晶体管上方所形成的受应力的介电层的场效应晶体管制造，例如用于在不同晶体管类型的沟道区域中产生不同类型的应变(strain)的受应力的接触蚀刻停止层(contact etch stop layer)。

背景技术

集成电路通常包括按照特定的电路布局(circuit layout)而位于给定的芯片(chip)面积上的大量的电路组件，其中，于复杂电路中，场效应晶体管代表一个主要的电路组件。一般而言，目前实施的有多种工艺技术，其中，就基于场效应晶体管的复杂电路而言，例如微处理器、储存芯片等等，互补金氧半导体(Complementary Metal OxideSemiconductor，CMOS)技术由于在操作速度及/或功率消耗及/或成本效益方面的优秀特性，而为最有前景的方法之一。于使用CMOS技术制造复杂集成电路期间，数百万个互补晶体管，即N沟道晶体管或P沟道晶体管，是形成于包含结晶半导体层(crystalline semiconductor layer)的基板上。不论是N沟道晶体管还是P沟道晶体管，场效应晶体管包括所谓的PN结(junction)，该PN结是通过高度掺杂的漏极和源极区域于该漏极区域及该源极区域之间带有逆或弱掺杂(inversely or weaklydoped)的沟道区域的接口而形成。

沟道区域的导电率，即导电沟道的驱动电流能力，是由形成于沟道区域上方且通过薄绝缘层与该沟道区域分隔的栅极电极所控制。在因为将适当的控制电压施加至栅极电极而形成的导电沟道之后，该沟道区域的导电率则仰赖掺杂物浓度(dopant concentration)、多数电荷载子的移动率(mobility)、以及对于该沟道区域朝晶体管宽度方向的给定延伸而言介于源极及漏极区域之间的距离(亦称为沟道长度)来决定。因此，结合能在将控制电压施加至栅极电极后而于绝缘层下方迅速产生导电沟道的能力，沟道区域的导电率实质上决定MOS晶体管的效能。因此，沟道长度的缩减，以及随之相关的沟道电阻率(channel resistivity)的减少，已成为用于完成增加集成电路操作速度的主要设计准则(dominate design criteria)。

然而，晶体管尺寸(dimension)的缩小涵盖了多个与其相关的问题，这些问题必须解决以免过度抵消掉不断减少MOS晶体管的沟道长度所获得的优点。与减少栅极长度有关的一个问题为所谓的短沟道效应(short channel effect)的发生，此效应能够造成沟道导电率的可控制性降低。可通过某些设计技术来抵销短沟道效应，然而，其中某些技术可能会伴随有沟道导电率的减少，因而部分地抵消掉缩减临界尺寸(critical dimension)所获得的优点。

有鉴于此，已提出通过减少晶体管尺寸，以及通过增加给定沟道长度的沟道区域中的电荷载子移动率，而增进晶体管组件的装置效能，藉此增加驱动电流能力并因此增加晶体管效能。举例而言，能够修改沟道区域中的晶格结构(lattice structure)，例如通过于其中产生拉伸或压缩应变(tensile or compressive strain)，而分别造成电子及电洞的移动率的修改。举例而言，于具有标准结晶组构(standard crystallographicconfiguration)的硅层的沟道区域中产生拉伸应变，能够增加电子的移动率，然后能直接转变为对应增加的N型晶体管导电率。另一方面，于沟道区域中的压缩应变能够增加电洞的移动率，因而提供增进P型晶体管的效能的可能性。

于此实施态样中的一个有效的方法为一种技术，该技术能够通过调整形成于基本晶体管结构上方的介电层堆栈的应力特性，而于不同晶体管组件的沟道区域内产生所需的应力情况。介电层堆栈通常包括介电层，该介电层能位于接近该晶体管，亦能用于控制个别的蚀刻工艺，以求形成对栅极及漏极及源极端点的接触开口。因此，于沟道区域中机械应力的有效控制，即有效应力工程(effective stressengineering)，能够通过各自调整于个别晶体管的此层的内部应力来完成，该层亦能称为接触蚀刻停止层，并通过将具有内部压缩应力的接触蚀刻停止层定位在P型晶体管上方以及将具有内部拉伸应力的接触蚀刻停止层定位在N型晶体管上方，从而于个别的沟道区域中分别产生压缩及拉伸应变。