[发明专利]微码仿真存储器的高速缓存

说明书

技术领域

本发明系关于微处理器，且更具体地关于以微码仿真复杂指令， 且又更具体地关于在这样仿真过程中高速缓存被使用的存储器。

背景技术

尽管想要让微处理器能维持与复杂指令集计算机(CISC)架构的兼 容性，但是其它架构提供了改良的执行速率和效能。微处理器设计者 已经试图藉由仿真CISC指令来达到CISC的兼容性与高效能这两者。 举例来说，超纯量(superscalar)的精简指令集计算机(RISC)架构可包括 履行CISC指令仿真的微码。在该仿真程序过程中，微码使用暂存 (scratchpad)存储器来储存中间数值。为了维持高效能，想要让微处理 器的微码能够尽快地存取该仿真存储器。

此外，微处理器通常包括层次结构排列与被多重核心或执行单元 所分享的多重存储器高速缓存。各种高速缓存架构系被使用且包括晶 载高速缓存(on-chipcache)和非晶载高速缓存(off-chipcache)的许多组 合。从高速缓存或存储器中读取数据的存储器运作可更简便地在此被 视为「载入(loads)」。写入数据到高速缓存或存储器中的存储器运作可 更简便地在此被视为「储存(stores)」。载入或储存可针对具体高速缓存 列(或部分高速缓存列)且包括识别该目标列以及包括要被从该高速缓 存列载入或储存入该高速缓存列的数据的地址。由于高速缓存存取比 存储器存取还要快，因此许多高速缓存技术被用来在当核心或执行单 元需要存取数据时增加该数据位于高速缓存的可能性，因此改善执行 速率。因此高速缓存该微码仿真存储器提供相较于系统存储器比较快 的高速缓存的存取时间的效能优势。该最短存取时间一般系为与该存 储器层次结构的最低阶相关联者，通常视为L1-高速缓存或仅为L1。 因此想要高速缓存在L1里的该微码仿真存储器。这些效能优势已经常 常藉由微码仿真存储器的部分L1的永久分配来加强。

当然，使用该L1-高速缓存的效能优势也有益于其它程序。因此， 想要使该L1-高速缓存尽可能的大以增加对于任何程序的L1-高速缓存 空间的可用性。然而，增加L1的尺寸系增加该微处理器的成本和复杂 度。并且，如果该微码仿真存储器永久分配在L1中，则L1的此部分 系无法被其它程序来使用。为了对付该上述顾虑，需要能改善在已知 大小L1-高速缓存的空间的对于所有程序的可用性，同时维持高速缓存 该微码仿真存储器的优点。

发明内容

本文揭露处理器、计算机系统和方法的许多实施例。该处理器系 包括含有至少第一1阶(level-1)高速缓存和较高阶高速缓存的高速缓存 层次结构。该处理器系配置来映射物理存储器空间的第一部分到该较 高阶高速缓存的的第一部分、执行至少其中的一些包括微码的指令、 允许微码能存取该较高阶高速缓存的第一部分、与防止不包括微码的 指令去存取该较高阶高速缓存的第一部分。在一个实施例中，该较高 阶高速缓存系为第二阶高速缓存。在另一个实施例中，该物理存储器 空间的第一部分永久分配给微码来使用。

在又一个实施例中，该处理器系配置来把该较高阶高速缓存的第 一部分的一个或多个高速缓存列从该较高阶高速缓存移动到该第一1 阶高速缓存的第一部分。该处理器系进一步配置来允许微码能存取该 第一1阶高速缓存的第一部分及防止不包含微码的指令来存取该第一 1阶高速缓存的第一部分。

在更又一实施例中，该处理器系配置来探测微码存取信号。该处 理器系进一步配置来在如果该微码存取信号没有确立则防止指令来存 取该物理存储器空间的第一部分，及在如果该微码存取信号有确立则 允许指令来存取该物理存储器空间的第一部分。

在又一个实施例中，该处理器系包括变换后备缓冲区(translation look-asidebuffer，简称TLB)，其防止没包含微码的指令来存取该物理 存储器空间的第一部分。该处理器系进一步配置来不允许TLB来再填 满到该物理存储器空间的第一部分。

附图说明

图1系为计算机系统的一个实施例的广义方块图。

图2系图标虚拟存储器和高速缓存架构的一个实施例。

图3系图示用来存取包括微码仿真存储器的存储器层次结构的程 序的一个实施例。

图4系图示用来存取在1阶高速缓存中的微码仿真存储器的程序 的一个实施例。