[发明专利]具有速率匹配的高计算效率的卷积编码

说明书

相关申请的交叉引用

本申请要求2007年6月8日提交的申请号为60/942,770的美国临时申请的优先权，该临时申请的公开内容通过引用结合到本文中。

技术领域

本发明一般地涉及用于移动通信网络的差错编码(error coding)，并且更具体地涉及一种具有速率匹配的高计算效率的卷积编码的方法和设备。

背景技术

速率匹配是一种在移动通信系统中用以将编码器(例如卷积编码器或turbo编码器)的码率与通信信道的数据传输速率进行匹配的技术。速率匹配典型地包括对编码器输出的编码比特进行删余(puncture)或者重复来匹配通信信道的数据传输速率。速率匹配允许单个编码器用于多个具有不同数据传输速率的数据信道。

在传统的速率匹配电路中，编码器接收输入比特流并且生成两个或更多编码比特流。交织器对每个编码比特流进行交织。速率匹配电路对每个交织的比特流中的编码比特进行比特复用(bit-multiplex)，并且输出单个比特流到发射机，该单个比特流具有期望数目的比特以匹配通信信道的数据传输速率。由速率匹配电路所执行的比特复用对来自所有交织的比特流的交织比特进行混杂。如果编码器输出的比特数目大于所需数目，则一些交织比特就被删余。相反地，如果编码器输出的比特数目小于所需数目，则一些比特可以被重复。速率匹配电路可以使用循环缓冲器，或实时复用电路来实现。

虽然过去使用的速率匹配电路提供良好的性能，但是仍然存在对提供良好性能并具有更低复杂度的用于卷积码的新速率匹配电路的需求。

发明内容

本发明涉及供卷积编码器使用的用于速率匹配的方法和设备。信息序列被输入至非系统性卷积编码器。该卷积编码器对信息序列进行编码并且输出两个或更多奇偶校验比特(parity bit)流。交织电路对每个奇偶校验比特流中的奇偶校验比特进行交织而不对不同奇偶校验比特流中的奇偶校验比特进行混合。经交织的奇偶校验比特被输入到速率匹配电路。该速率匹配电路输出选定数目的奇偶校验比特以匹配数据信道。所述奇偶校验比特按组的次序输出。也就是说，来自第一组奇偶校验比特的所有奇偶校验比特都在来自下一组的任何奇偶校验比特输出之前被输出。

根据本发明的用于速率匹配的方法和设备允许使用相同的交织器来对编码器所输出的不同奇偶校验比特流进行交织，降低了用于移动终端的信道编码器的复杂度，并且提高了信道编码的性能。

附图说明

图1示出了包括编码电路的示范性收发机。

图2示出了根据本发明的一个示范性实施例的编码电路。

图3示出了根据一个示范性实施例的第一示范性速率匹配电路。

图4示出了根据另一示范性实施例的第二示范性速率匹配电路。

图5示出了由示范性速率匹配电路输出的奇偶校验比特的次序。

图6示出了对输入比特流进行编码以便传输的示范性方法。

具体实施方式

图1示出了用于移动通信系统的通信终端10的主要部件。通信终端10包括用于控制通信终端10的整体操作的系统控制器12、用于存储操作所需的程序和数据的存储器14、用于向远程设备传送信号的发射机20、以及用于从远程设备接收信号的接收机30。发射机20和接收机30通过允许全双工操作的双工器或开关(switch)16而耦合到一个或多个天线18。

发射机20接收来自信息源的信息流，处理信息流以生成适合通过无线电信道传输的发射信号，并将发射信号调制到RF载波上。发射机20包括信源编码器22、信道编码器24、和调制器26。信源编码器22去除冗余或对信息比特流进行随机化以产生针对最大信息内容而优化的信息序列。来自信源编码器22的信息序列被传到信道编码器24。信道编码器24将冗余单元引入到由信源编码器22所提供的信息序列中以生成编码序列。由信道编码器24所增加的冗余用于增强通信系统的纠错能力。信道编码器24的输出是传送序列。调制器26接收来自信道编码器24的传送序列并生成适合于通信信道的物理性质并且能够通过通信信道而被高效传送的波形。