[发明专利]半导体装置

说明书

技术领域

本发明涉及半导体装置，特别涉及在用于高耐压化的结构中具有特征的半导体装置。

背景技术

作为以往技术公开有一种技术，提供不形成深的扩散层的高耐压的半导体元件的技术(例如，参照专利文献1)。

专利文献1中记载的高耐压半导体装置如图1所示具有元件区域51和设置在其周围的接合终端区域52。在元件区域51和接合终端区域52中，高电阻的n型基础层31的表面内扩散形成有p型基础层34。在元件区域51中形成有埋入栅极的多个沟槽35。包围着元件区域51，在接合终端区域52中形成有多个具有连续或不连续的环形状的终端沟槽55。终端沟槽55贯通p型基础层34，具有达到n型基础层31中途为止的深度。在接合终端区域52中，p型基础层34被终端沟槽55电性地分割成多个部位。

专利文献1所记载的高耐压半导体装置如图1所示，各沟槽(35、55)的深度设定为比相邻的沟槽(35、55)之间的间隔(p型基础层34的宽度)大。

专利文献1：日本特开平9-283754号公报(第2-3页、第1图)

发明内容

本发明者基于图1所示的以往的结构，模拟电位分布。在图1中显示以10V/根的等电位面的结果。虽然在专利文献1中记载的高耐压半导体装置中如图1所示，沟槽35、55的深度设定为比沟槽35、55的宽度大，但是由图1中模拟的结果，接合终端区域52中的电场缓和效果至少得不到所希望的耐压。

专利文献1所记载的高耐压半导体装置中，各沟槽(35、55)的深度设定为比相邻沟槽(35、55)的间隔(p型基础层34的宽)大，但是本发明者却相反地设定各沟槽(35、55)的深度比相邻沟槽(35、55)的间隔(p型基础层34的宽)小，发现了接合终端区域52中的电场缓和效果，得到高耐压。

本发明的目的在于提供缓和接合终端区域的电场，可以高耐压化的半导体装置。

根据为达到上述目的的本发明的一个实施方式，提供一种半导体装置，在半导体基体中具有元件区域、终端区域、沟、绝缘膜和第1导电层；其中，所述半导体基体具有含第1导电型杂质的第1半导体区域，和与所述第1半导体区域的顶面相接的且为与第1导电型不同的第2导电型的第2半导体区域；所述元件区域形成有开关元件；所述终端区域形成为从上面看包围着所述元件区域；所述沟形成在从所述终端区域的所述第2半导体区域的顶面开始的深度方向上；所述绝缘膜形成在所述沟的侧壁和底面；所述第1导电层通过所述绝缘膜埋入所述沟的内侧；从所述第2半导体区域的顶面到所述沟的底面为止的沟的深度为所述第2半导体区域厚度的0.9～2.0倍。

由本发明的另一个实施方式，提供一种半导体装置，在半导体基体中具有一侧的主面和另一侧的主面；所述半导体基体中具有形成有开关元件的元件区域和从上面看以包围所述元件区域的方式而形成的终端区域；所述元件区域具有第1半导体区域、第2半导体区域、第3半导体区域、沟槽、第1绝缘膜、第1导电层、控制电极、第1电极和第3电极；其中，所述第1半导体区域具有第1导电型的杂质；所述第2半导体区域与所述第1半导体区域的顶面相接，在所述一侧的主面上露出一部分，且为与第1导电型不同的第2导电型；所述第3半导体区域与所述第2半导体区域的顶面相接，在所述一侧的主面上露出一部分，且为第1导电型；所述沟槽从所述一侧的主面贯通所述第2半导体区域和第3半导体区域，底面到达所述第1半导体区域；所述第1绝缘膜形成在所述沟槽的侧面和底面；所述第1导电层埋入所述第1绝缘膜的内侧；所述控制电极与所述第1导电层电连接；所述第1电极与所述第1半导体区域电连接；所述第3电极与所述第3半导体区域电连接；所述终端区域具有沟、第2绝缘膜和第2导电层；其中，所述沟从第2半导体区域露出的顶面面向深度方向来形成来包围所述元件区域；所述第2绝缘膜形成在所述沟的侧壁和底面；所述第2导电层隔着所述第2绝缘膜埋入所述沟的内侧；从所述第2半导体区域的顶面到所述沟的底面为止的沟的深度为所述第2半导体区域厚度的0.9～2.0倍，所述第2半导体区域和所述第1半导体区域间的电容为C1，所述沟的所述第1导电层和所述第1半导体区域间的电容为C2，所述沟的两侧壁部的所述第1导电层和所述第2半导体区域间的电容分别为C3、C4，则C3、C4＞＞C1、C2。

由本发明的半导体装置，可以缓和接合终端区域的电场，高耐压化。

附图说明

图1为显示以往例涉及的半导体装置中电位分布模拟结果的示意图(10V/根)。

图2为本发明第1实施方式涉及的半导体装置的元件区域的示意的截面结构图。